「clock error」を含む例文一覧(516)

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  • A phase comparator 14 compares a reference clock generated based upon the first clock and first ratio information received from the transmission side with a feedback clock generated based upon an output clock of the prescaler 22 and second ratio information received from the transmission side, and supplies a control signal for canceling their error to the voltage-controlled oscillator 20.
    位相比較器１４は、送信側から受信した第１クロックおよび第１比率情報をもとに生成した基準クロックと、プリスケーラ２２の出力クロックおよび送信側から受信した第２比率情報をもとに生成した帰還クロックとを比較して、それらの誤差を打ち消すための制御信号を電圧制御発振器２０に供給する。 - 特許庁
  • In a state with the converter being under or near a highest output state, resetting operation of a reset circuit 25 is stopped by the error signal from the error amplifier 12, and a counter 26 counts up clock signals.
    コンバータの最大出力状態もしくはこれに近い状態においては、誤差増幅器１２からのエラー信号によって、リセット回路２５のリセット動作が停止され、カウンター２６はクロック信号をカウントアップする。 - 特許庁
  • An allowable time error determination circuit (34) compares a calculated correct time of the internal clock of its own station with a time indicated by the internal clocks (39), and corrects the internal clocks (39) if the time indicated by the internal clocks (39) exceeds an allowable time error range.
    許容時刻誤差判定回路(34)は、算出される自局の内部時計の正しい時刻と内部時計が示す時刻とを比較し許容範囲を超えている場合には、内部時計(39)を正しい時刻に校正する。 - 特許庁
  • As the operation stopping means, a means is used which stops the (m+1)-th to n-th error correction processing operations, for example, by stopping the supply of a clock to each circuit for performing error correction processing.
    動作停止手段としては、たとえば、誤り訂正処理を行うための各回路へのクロックの供給を停止することにより、ｍ＋１回目〜ｎ回目の誤り訂正処理動作を停止させるものが用いられる。 - 特許庁
  • To ensure a backward compatibility with an existing system, to enable a timing to be detected with a high accuracy, to enable a residual carrier frequency error to be corrected with respect to an independent packet signal, and further to enable a clock error to be corrected.
    既存システムとのバックワードコンパチビィリティを確保し、高精度なタイミング検出を可能とし、独立のパケット信号に対して残留キャリア周波数誤差補正を可能にし、さらにクロック誤差の補正を可能にする。 - 特許庁
  • To obtain a clock reproducing circuit in which a circuit scale is reduced, high-speed operation is enabled, and a bit error hardly occurs without damaging a high-speed response (high-speed synchronization).
    高速応答（高速同期）を損なうことなく、回路規模が小さく高速動作可能であり、ビット誤りを起こし難いクロック再生回路を得る。 - 特許庁
  • To reduce the arithmetic processing time for correcting the clock frequency deviation between a transmitter and receiver and the phase deviation due to the frequency error remaining in a synchronizer.
    送受信機間でのクロック周波数ずれと、同期部で残留した周波数誤差に起因する位相ずれと、に対する補正演算処理時間を短縮する。 - 特許庁
  • Changing the bus width of a data line to 1-bit allows reducing clock noise and drastically reducing the occurrence possibility of the second communication error.
    データ線のバス幅を１ビットに変更することによって、クロックノイズが低減し、２回目に通信エラーが発生する確率を大幅に低減することができる。 - 特許庁
  • Phase error detecting means 1 and 2 detect the phase errors between the reproduced signal of a mark and the reproduced signal of a fixed pattern, and a clock respectively.
    位相誤差検出手段１及び２は、それぞれマークの再生信号及び固定パターンの再生信号と、クロックとの間の位相誤差を検出する。 - 特許庁
  • To prevent a buffer memory from overflowing due to a clock error even if the utilization ratio of a transmission line is high in a communication device for transmitting and receiving a frame.
    フレームを送受信する通信装置において、伝送路の利用率が高い場合でもクロック誤差が原因でバッファメモリが溢れることを防止する。 - 特許庁
  • To provide a receiver circuit capable of suppressing restoration error of data, when deviations are generated in duty ratio of a sampling clock signal.
    サンプリングクロック信号のデューティ比にずれが生じたときのデータの復元誤差を抑制することができる受信回路を提供することを課題とする。 - 特許庁
  • Thus, it is possible to avoid generating of an error in flip-flop operation while suppressing power consumption required for supplying a clock signal.
    このため、クロック信号を供給するのに必要となる消費電力の抑制を図りつつ、フリップフロップ動作に誤りが生じないようにすることができる。 - 特許庁
  • To provide a pixel clock forming apparatus and so forth which can highly accurately compensate an error in the scanning speed even when a plurality of scanning beam detectors cannot be arranged.
    走査ビーム検出器が複数配置できない場合でも、走査速度の誤差を高精度に補正できる画素クロック生成装置等を提供すること。 - 特許庁
  • To provide an information recording and reproducing method and a device capable of lowering an error correction clock frequency and improving a vibration-proof property when recording.
    エラー訂正処理のクロック周波数が下げられ、記録時には耐震性能を向上することが可能な情報記録再生方法及び装置を提供する。 - 特許庁
  • A test data signal and the clock signal outputted from a pulse pattern generator 11 can be adjusted on the basis of a control signal from an error detector 12.
    パルスパターン発生器１１が出力するテストデータ信号とクロック信号とは、エラー検出器１２からの制御信号に基づいて調整可能である。 - 特許庁
  • A signal EA as the sum of the error signals PE1 and PE2 is supplied through a filter 186 to a VCO 181 and the frequency of the clock signal CLK is controlled.
    誤差信号ＰＥ１，ＰＥ２の和の信号ＥＡをフィルタ１８６を介してＶＣＯ１８１に供給し、クロック信号ＣＬＫの周波数を制御する。 - 特許庁
  • To provide a data transmitter capable of generating a fetching clock, with which an artificial error caused by the manual selection of an operator can be surely prevented.
    オペレータが手動により選択することによる人為的なミスが確実に防止できる取込クロックを生成可能なデータ伝送装置を提供する。 - 特許庁
  • To provide a receiver and a terminal for compensating a frequency error regarding a reference clock when a signal containing a synchronizing signal is transmitted and received.
    同期信号を含む信号を送受信する際、基準クロックに関する周波数誤差を補正可能な受信装置および端末装置を提供する。 - 特許庁
  • To prevent deterioration in error rate of demodulated data even though a system clock deviates from a desired frequency under a situation in which automatic frequency control is not used.
    自動周波数制御を用いない状況下で、システムクロックが期待周波数からズレていても、復調データの誤り率の劣化を防止するようにする。 - 特許庁
  • To provide a data rate conversion circuit capable of converting a data rate without being influenced by the timing of input and output clock signals and without generating an error in output data.
    入力側と出力側のクロック信号のタイミングに影響されず、出力データに誤りを生じないデータ速度変換回路を提供する。 - 特許庁
  • Furthermore, by arranging this automatic frequency correction device 118 and using a master clock 119 corrected in the frequency error, satisfactory reception characteristics are obtained.
    更に、自動周波数補正装置１１８を配置して周波数誤差を補正したマスタクロック１１９を用いることで、良好な受信特性を得ることができる。 - 特許庁
  • To reduce discrepancies of history times due to error of a built-in clock in a history recording device periodically correcting time information by a protocol such as SNTP.
    ＳＮＴＰ等のプロトコルにより時刻情報を定期的に補正する履歴記録装置において、内蔵時計の誤差による履歴時刻の不具合を低減する。 - 特許庁
  • To decrease probability of read error by eliminating phase deviation between a disk reproduced signal and an extracted clock in the entry of a PLL post-stage circuit.
    ＰＬＬ後段回路の入口におけるディスク再生信号と抽出クロックの位相ずれをなくし、読み取りエラー発生の確率を減少する。 - 特許庁
  • To solve a problem that, when the determine of a duty is present in an output clock in a conventional ADPLL circuit, a large error occurs in a finally-derived phase difference.
    従来のＡＤＰＬＬ回路では、出力クロックにデューティ劣化がある場合、最終的に導き出される位相差に大きな誤差が生じてしまう。 - 特許庁
  • To realize a communication device, by which a receive-data error is not generated without being subject to an effect by clock delay by the length of a transmission line and the value of a bit rate.
    伝送路の長短によるクロック遅延やビットレートの高低による影響を受けずに受信データ誤りを生じさせない通信装置を実現する。 - 特許庁
  • To provide a color imaging apparatus and a color imaging method, capable of correcting the main scanning magnification error without modulating a video clock.
    ビデオクロックの変調を行わずに主走査倍率誤差を補正することができるカラー画像形成装置およびカラー画像形成方法を提供すること。 - 特許庁
  • A phase detector 210 compares a synchronous clock from a phase interpolator 270 with a phase of a serial data and outputs a phase error signal corresponding to a comparison result.
    位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁
  • It is assumed that the operating temperatures affect the frequency error the most, when the real-time clock cannot become slave to the time base of GPS later.
    後でリアルタイムクロックがＧＰＳの時間ベースのスレーブになれなくなると、周波数エラーに最も影響するのは動作温度であると想定している。 - 特許庁
  • The subtracter 36 is inserted between the A/D converter 31 of the light clock PLL circuit and the loop filter 32, and a value subtracting the detection error data from a digital value which is obtained by the A/D conversion made for the phase error signal Δtp including the detection error, is outputted and given to the loop filter 32.
    減算器３６はライトクロックＰＬＬ回路のＡ／Ｄ変換器３１とループフィルタ３２との間に挿入され、検出誤差を含む位相誤差信号ΔｔｐをＡ／Ｄ変換して得られたディジタル値から検出誤差データを減算したものを出力してループフィルタ３２に与える。 - 特許庁
  • When the reference clock can be acquired, a CPU 106 predictively calculates phase error information due to the secular change characteristic of the clock frequency from the VCO 104 by each period informed from a time count means 11 in advance on the basis of the phase error information outputted from a phase comparator 2, and stores a control voltage for correcting its phase error to a self-running DA setting memory 109.
    基準クロックが取得出来ている時、ＣＰＵ１０６は位相比較器２より出力される位相誤差情報より、予め計時手段１１０で通知される周期毎にＶＣＯ１０４のクロック周波数の経年変化特性による位相誤差情報を予測して算出し、その位相誤差を補正する制御電圧値を自走ＤＡ設定メモリ１０９に記憶する。 - 特許庁
  • This system decides whether to execute service limit to a user based on a value obtained by calculating the level and direction of a time error between the system clock of a client terminal and the system clock of a server and the allowable value of the level and direction of a time error preliminarily set at the server side.
    上述のシステムにおいてユーザに対しサービス制限を行うか否かの判定を行う際に、クライアント端末のシステムクロックとサーバのシステムクロックとの時刻誤差の程度と方向を算出した値と、予めサーバ側で設定した時刻誤差に対する程度と方向の許容値に基づいた判定を行う。 - 特許庁
  • Further, it is determined by a CPU whether the dot clock frequency of a synchronous signal output from the direction control board 43 and dot clock frequency, to which the liquid crystal display device 36 corresponds, are adjusted and an error is displayed on a liquid crystal error display section 91 when it is determined that they are not adjusted.
    そして、演出制御基板４３から出力される同期信号のドットクロック周波数と、液晶表示装置３６が対応しているドットクロック周波数とが整合しているか否かがＣＰＵによって判断され、整合していないと判断された場合には、液晶エラー表示部９１にエラーが表示される。 - 特許庁
  • As for influence of the error of a transmission path frequency blocking the stability of radio carrier frequencies, the error of the transmission line frequency 12b is compared with a highly stable radio reference clock 22a to detect an error frequency 17a by a counter 17 to make the frequency offset of the radio station originating signal of a local oscillator 61, based on this error frequency.
    無線キャリア周波数の安定度を阻害する伝送路周波数の誤差の影響を、伝送路周波数１２ｂの誤差を高安定の無線基準クロック２２ａと比較して誤差周波数１７ａをカウンタ７１で検出し、この誤差周波数に基づき局部発振器６１の無線局発信号の周波数オフセットとする。 - 特許庁
  • Specifically, at rise clock timing t6 which is one cycle after the rise clock timing t5, the actual value of the register R "5" and an expectation value of the register R_spec "3" do not match with each other, and as the value of the register R has changed out of the assertions A1 and A2, this is detected as an error.
    具体的には、その１サイクル後の立ち上がりクロックタイミングｔ６において、レジスタＲの値「５」と期待値Ｒ＿ｓｐｅｃの「３」が不一致となるため、アサーション外でのレジスタＲの値の変化であるとしてエラー検出される。 - 特許庁
  • To provide a method and an apparatus, for signal processing in a phase modulation-type optical fiber gyro, in which a detection clock is corrected by an optical-system clock containing phase delay information and in which a detection error is reduced.
    本発明は、位相遅れ情報を含む光学系出力で検波クロックを補正して検波エラーを低減した位相変調型光ファイバジャイロにおける信号処理方法及び装置を提供することを目的とする。 - 特許庁
  • Since the delay time t1 of the first clock circuit 11 and the delay time t2 of the second clock circuit vary in the same manner even when the production variations occur, timing error is not easily caused in the second flip-flop 15.
    製造ばらつきが発生した場合でも、第１のクロック回路１１の遅延時間ｔ１と第２のクロック回路の遅延時間ｔ２とは同じように変動するので、第２のフリップフロップ１５でタイミングエラーが生じやすくなることがない。 - 特許庁
  • With respect to the case where a clock tree 700A of a semiconductor integrated circuit 600 is not replaced with a clock tree 700B where a frequency divider 752 is added, a hold error value HEV1 about modules 761 and 762 is calculated (S105).
    半導体集積回路６００のクロックツリー７００Ａが、分周器７５２が追加されたクロックツリー７００Ｂで置換されない場合について、モジュール７６１及び７６２に関するホールドエラー値ＨＥＶ１を算出する（Ｓ１０５）。 - 特許庁
  • Then the signal is regenerated from the magneto-optical disk 100 through synchronizing with the regenerative clock, in which the delay quantity is changed and delay quantity of the regenerative clock by which an error rate of the regenerative signal becomes lower than 1×10-5, is obtained.
    そして、遅延量を変化させた再生クロックに同期して光磁気ディスク１００から信号を再生し、その再生した再生信号のエラーレートが１×１０^-5よりも低くなる再生クロックの遅延量を求める。 - 特許庁
  • To provide a clock supply device and a clock supply method by which the holdover characteristics that maintains with high precision the same frequency as the frequency observed immediately before an error can be achieved simply with the addition of a high stability oscillator.
    高安定度の発振器を１つ用意するだけで、障害の発生する直前の周波数を高精度に維持したホールドオーバ特性を実現することのできるクロック供給装置およびクロック供給方法を得ること。 - 特許庁
  • Two signals advanced and delayed by a prescribed period are generated to a target signal of clock reproduction, a differential signal of the two signals is generated, and a phase error of a clock is determined by referring to a zero cross point of the differential signal.
    クロック再生の対象信号に対して、所定時間の進み及び遅れの２つの信号を生成し、前記２つの信号の差分信号を生成し、前記差分信号のゼロクロス点を参照してクロックの位相誤差を判定する。 - 特許庁
  • The device also comprises: an LPP phase detecting circuit 16 outputting a second phase error signal indicating a phase error between an LPP signal and a recording clock; and a bandpass filter 18 the pass band of which is a wobble beat frequency band by the wobble signal.
    また、ＬＰＰ信号と記録クロックとの位相誤差を示す第２の位相誤差信号を出力するＬＰＰ位相検出回路１６、ウオブル信号によるウオブルビート周波数帯域を通過帯域とするバンドパスフィルタ１８を具備する。 - 特許庁
  • An error measurement circuit 300A in the supervisory control circuit unit 30A calculates an error correction coefficient Kn as a ratio of a signal cycle T1 of the communication synchronizing signal CLK1 to a signal cycle T2 of the medium-speed clock signal CLK2.
    監視制御回路部３０Ａ内の誤差測定回路３００Ａは、通信同期信号ＣＬＫ１の信号周期Ｔ１と中速クロック信号ＣＬＫ２の通信周期Ｔ２との比率である誤差補正係数Ｋｎを算出する。 - 特許庁
  • Each of a pair of error diffusion arithmetic circuits 901 and 902 captures a pair of pixels continued in the main scanning direction of image data as a unit in the same clock timing and applies prescribed error diffusion processing to a concerned pixel.
    一対の誤差拡散演算回路９０１，９０２は、それぞれ画像データの主走査方向に連続する一対の画素を単位として同じクロックタイミングで取り込み、注目画素に対する所定の誤差拡散処理をおこなう。 - 特許庁
  • The sample value series whose phase is corrected, on the other hand, is inputted into the phase detecting section 16 and the phase error is detected, then the generated phase error signal is provided to the phase correcting section 15 and the clock generating section 13 respectively.
    一方、位相が補正されたサンプル値系列は、位相検出部１６に入力されて位相誤差が検出され、生成された位相誤差信号が位相補正部１５とクロック生成部１３にそれぞれ供給される。 - 特許庁
  • Unfortunately, removing this first error induces a second source of error. The second problem is that it ``takes a while'' from when an event is dispatched until the profiler's call to get the time actually gets the state of the clock.
    最初のエラーを取り除いたとしても、それがまた別のエラーを引き起こす原因となります。 もうひとつの問題として、イベントを検知してからプロファイラがその時刻を実際に取得するまでに ``いくらかの時間がかかる'' ことです。 - Python
  • The device is provided with: a wobble phase detector 15 outputting a first phase error difference signal indicating an error between a wobble signal and a recording clock from a VCO 22; and an LPP detecting circuit 7 detecting a pre-pit included in a push-pull signal.
    ウオブル信号とＶＣＯ２２からの記録クロックとの誤差を示す第１の位相誤差信号を出力するウオブル位相検出器１５、プッシュプル信号に含まれるプリピットを検出するＬＰＰ検出回路７を具備する。 - 特許庁
  • The communication device 1 further includes a physical layer 4 that performs wireless communication and generates a second reference clock signal S2, and a timer correcting part 3b that corrects an error in the clocking in the super frame timer on the basis of the first reference clock signal S1 generated by the reference clock generator 2 and the second reference clock signal S2 generated by the physical layer 4.
    さらに、通信装置１は、無線通信を行うと共に、第２基準クロック信号Ｓ２を生成する物理層部４と、基準クロック生成部２により生成された第１基準クロック信号Ｓ１と、物理層部４により生成された第２基準クロック信号Ｓ２と、に基づいて、スーパーフレームタイマ部３ａの計時における誤差を補正するタイマ補正部３ｂと、を備える。 - 特許庁
  • A switch 29a controlled by a switch control part 30 which is controlled by a system control circuit 31 of an optical disk reproducing system is so controlled that it may selectively use a read clock generated in a read channel part 20 or a frequency divided clock of the read clock, which is generated by a frequency divider 28a, as the operation clock in the tracking error detection device.
    光ディスク再生システムのシステム制御回路３１によって制御されるスイッチ制御部３０が制御するスイッチ２９ａは、リードチャネル部２０において生成される読み出しクロック、もしくは分周器２８ａにより生成される読み出しクロックの分周クロックをトラッキング誤差検出装置における動作クロックとして、選択的に用いるように制御する構成とした。 - 特許庁
  • The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.
    遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁
  • To allow the IP terminal to discard excess data or insert deficient data on the occurrence of surplus or deficiency of data resulting from an error in a clock speed.
    クロック速度の誤差に起因したデータの余りや不足が生じた場合、受信側のＩＰ端末装置が、余り分の廃棄又は不足分の挿入を行っている。 - 特許庁
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