「clock error」を含む例文一覧(516)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 次へ＞- To provide a video signal generator for reducing a phase error of a color subcarrier signal when the period of a clock of a digital reference signal generating circuit is changed.
デジタル方式の基準信号発生回路のクロックの周期変更を実行した場合、カラーサブキャリア信号の位相誤差を低減できるビデオ信号発生装置を提供する。 - 特許庁 - To prevent the occurrence of a data transmission error without the requirement of a clock line and an increase in hardware, when data is serially transmitted between electronic devices.
電子機器間でシリアルでデータを伝送する場合に、クロック線を設ける必要がないと共に、ハードウェアが増大せず、データの伝送誤りが生じないようにする。 - 特許庁 - The judging part 35 judges the establishment of synchronization in accordance with the error state and outputs a clock signal on the basis of the periodic signal outputted from the VSCO 33.
同期判定部３５は、誤差状態に応じて同期確立を判定して、ＶＳＣＯ３３が出力する周期信号に基づいてクロック信号を出力する。 - 特許庁 - An abnormality detector 10 monitors the pulse width of a phase error signal (c), and judges it to be in abnormal state when it gets over a specified threshold such as the time of break of an input clock, etc.
異常検出部１０は位相誤差信号ｃのパルス幅を監視し、入力クロックａの断等、所定の閾値を超えたとき異常状態と判断する。 - 特許庁 - To provide a demodulator capable of reproducing a received signal and a clock regardless of a frequency error due to the carriers of the transmitting and receiving sides of digital radio equipment.
デジタル無線装置の送信側と受信側の搬送波による周波数誤差にとらわれずに受信信号の再生およびクロックの再生ができる復調装置を提供。 - 特許庁 - A frequency detector 113 detects a frequency error between the frequency of a reproduction signal provided from an A/D converter 105 and the frequency of a conversion clock.
周波数検出器１１３はアナログ／デジタル変換器１１５から提供される再生信号の周波数と、前記変換用クロックの周波数との周波数誤差を検出する。 - 特許庁 - To provide an alarm clock capable of setting and stopping alarm, discriminating individuals even in the case of being used in common by a plurality of users, taking no time and preventing a setting error or the like.
複数の使用で共有する場合でも個人を判別してアラームセットと停止を行え、手間がかからず、セットミス等を防止できる目覚まし時計を提供する。 - 特許庁 - A voltage control oscillator 9 generates a reproduction clock signal 11 of a frequency according to an oscillation control signal 15 generated from the phase frequency error signal 27.
電圧制御発振器９は、位相周波数誤差信号２７から生成された発振制御信号１５に応じた周波数の再生クロック信号１１を生成する。 - 特許庁 - To obtain a relay system capable of reducing transmission data amount about a synchronization signal, and suppressing an error of a reproduction clock due to use of a hardware circuit.
同期信号に関する送信データ量を削減することができ、かつ、ハードウェア回路使用による再生クロックの誤差を抑制することのできる中継システムを得る。 - 特許庁 - To detect a signal error or malfunction inside a digital circuit device at low cost to improve reliability, in the digital circuit device with a disturbance detection function for a clock signal.
クロック信号の擾乱検出機能を備えたディジタル回路装置に関し、低コストでディジタル回路装置内の誤動作又は信号誤りを検出し、信頼性を高める。 - 特許庁 - D-F/Fs 2 and 3 catch a sign that a coding error occurs because a phase of the clock signal 11 relatively deviates from a data signal 10.
Ｄ−Ｆ／Ｆ２および３は、クロック信号１１の位相がデータ信号１０に対して相対的にずれることによって符号誤りが発生する前兆を捉える。 - 特許庁 - To provide a phase error detection circuit which stabilizes a phase lock characteristic without being affected by DC level variations of an input signal in a clock reproducing PLL circuit.
クロック再生ＰＬＬ回路において、入力信号のＤＣレベル変動に影響を受けることなく、位相同期特性を安定化する位相誤差検出回路を提供する。 - 特許庁 - To prevent deterioration of an error rate related to a regeneration of input signal even though a phase difference exists between a clock signal synchronized with an input signal and the input signal.
入力信号に同期したクロック信号と入力信号との位相差があったとしても、入力信号の再生に係るエラーレートの悪化を防止できるようにする。 - 特許庁 - In this case, an interrupt interval monitoring part 63 monitors intervals between interrupt signals and stops clock compensating proctessing when the interval contains an error of a predetermined value or higher.
この際、割り込み間隔監視部６３は割り込み信号同士の間隔を監視し、間隔が所定の値以上の誤差を含む場合に時計補正処理を終了させる。 - 特許庁 - To reduce a phase error of a clock signal supplied from each Slave DLL by providing a means of correcting delay quantities of delay lines which disperse by Slave DLLs.
Slave DLL毎にばらついているディレイラインの遅延量を補正することが可能な手段を提供することにより、各Slave DLLから供給されるクロック信号の位相誤差を低減する。 - 特許庁 - To coincide error of day-time clocking of lower precision clocks provided in terminal devices with precision of the present day-time clocking of a higher precision clock built in a central device.
端末装置に設けた低精度の時計部が計時する現在日時の誤差をセンタ装置に内蔵した高精度の時計部が計時する現在日時の精度に合わせる。 - 特許庁 - To provide a clock with a winding amount display of a spring with the reduced number of components while suppressing variation of a daily error by a winding amount of the spring.
ばねの巻取り量による日差のバラつきを抑制しつつ部品点数が削減されたばねの巻取り量表示付き時計を提供することを課題とする。 - 特許庁 - To provide a synchronization system mounted with a plurality of ASICs to be driven with the same clock for preventing any timing error between the ASICs, and for surely transferring data.
同一クロックで駆動する複数のＡＳＩＣが搭載された同期システムにおいて、ＡＳＩＣ間におけるタイミングエラーを回避し、確実にデータ転送を行えるようにする。 - 特許庁 - To provide a clock control circuit wherein center frequency fluctuation caused when a PLL circuit is used as well as jitter and the like caused by a feedback loop are eliminated, for significantly reduced phase error.
ＰＬＬ回路を用いた場合に生じる中心周波数変動、及び、帰還ループによるジッタ等を無くし位相誤差を特段に低減するクロック制御回路の提供。 - 特許庁 - The operation in an LVDS circuit 4 is performed by a clock which is not modulated, and it can be operated with a sufficient timing margin, and thus transmission error is eliminated.
ＬＶＤＳ回路４では変調をかけないクロックにより動作させ、充分なタイミングマージンで動作することが可能となり、伝送エラーを無くすことができる。 - 特許庁 - A phase comparator 112 detects a phase error between an ideal sampling phase of the reproduction signal provided from the A/D converter 105 and the phase of the conversion clock.
位相比較器１１２はアナログ／デジタル変換器１１５から提供される再生信号の理想サンプリング位相と、前記変換用クロックの位相との位相誤差を検出する。 - 特許庁 - The skew is thereby eased by the clock of different timing even in bus wiring with the skew to allow high speed transmission without an error to all bits.
これによって、スキューのあるバス配線でもタイミングの異なるクロックによってスキューを緩和し、すべてのビットに対してエラーなく高速で伝送することが可能となる。 - 特許庁 - The frequency comparator 202 detects a frequency difference between a demodulation clock CLK and a data signal S1 and outputs a frequency error signal corresponding to a detection result.
周波数比較器２０２は、復調クロックＣＬＫとデータ信号Ｓ１との周波数差を検出し、検出結果に応じた周波数誤差信号を出力する。 - 特許庁 - In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.
Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁 - A phase error of the clock is detected by detecting the phase rotation amount of each sub carrier in one symbol from the Fourier transform output of a received orthogonal frequency division multiplex signal, and phase- locked loop corrects the clock signal.
受信した直交周波数分割多重信号のフーリエ変換出力から、１シンボル内の各副搬送波の位相回転量を検出することによってクロックの位相誤差を検出し、フェーズ・ロックド・ループによってクロック信号を補正する。 - 特許庁 - Respective pseudo-random number bit sequence generators 3a to 3c inside an error-rate measuring apparatus 1 generate transmission data (a) to (c) on the basis of clock pulses which are input from a clock generator 2, and they are output to digital modulation parts 4a to 4c connected at the outside.
エラーレート測定装置１内の各擬似乱数ビット列発生器３ａ〜ｃは、クロック発生器２から入力されるクロックパルスに基づいて送信データａ〜ｃを生成し、外部に接続されたデジタル変調部４ａ〜ｃに出力する。 - 特許庁 - In a digital reproduction signal inputted to a mark length detecting part 202, the mark length is measured by a channel clock, while the phases deviation between an edge in each mark and the clock is detected as a phase error signal.
マーク長検出部２０２に入力されたデジタル再生信号は、チャネルクロックによりマーク長が計測されると共に、各マークにおけるエッジとクロックの位相のずれを位相誤差検出部２０３において位相誤差信号として検出する。 - 特許庁 - A PLL circuit receives a wobble synchronizing clock to reproduce data on a disk by utilizing a wobble signal (protection wobble signal) and the disk driver executes spindle control on the basis of a correlation (phase error) between the wobble synchronous clock and a reference frequency.
ＰＬＬ回路においてウォブル信号（保護ウォブル信号）を利用して再生するウォブル同期クロックを入力し、このウォブル同期クロックと基準周波数との相関関係（位相誤差）に基づいてスピンドル制御が実行されるように構成する。 - 特許庁 - To provide an electronic controller or an electronic control system capable of satisfactorily suppressing lowering of throughput and generation of an error even when a clock signal of a second oscillation circuit the precision of which is inferior to that of a crystal oscillation circuit is defined as a system clock.
クリスタル発振回路よりも精度の劣る第２発振回路のクロック信号をシステムクロックとした場合にも、処理能力の低下や誤差の発生を良好に抑制することのできる電子制御装置または電子制御システムの提供。 - 特許庁 - A certificate agency apparatus 30 issues a private key ksg for generating an approval signature after verification by the internal clock, and the private key can be used for different electronic files during validity depending on the time error of the internal clock itself and warrant the accuracy of time stamp time information.
承認署名生成用の秘密鍵ksgは、内部時計の検証後に認証局装置30により発行され、内部時計の自発誤差とタイムスタンプ時刻情報の保証精度に応じた有効期間中、異なる電子ファイルにも使用できる。 - 特許庁 - A PCR (program clock reference) extracting section extracts a PCR contained in a TS packet (S10), an error calculating section calculates an error between the extracted PCR and an LPCR counted in a device reference time generating section (S12), and the LPCR is calibrated so that it becomes equal to the PCR upon completion of the error calculation (S14).
ＰＣＲ抽出部がＴＳパケットに含まれるＰＣＲを抽出し（Ｓ１０）、誤差算出部は、抽出されたＰＣＲと装置基準時刻生成部でカウントされているＬＰＣＲの誤差を算出し（Ｓ１２）、誤差の算出が終了すると、ＬＰＣＲがＰＣＲに等しくなるように校正される（Ｓ１４）。 - 特許庁 - An AFC control section 32 calculates a frequency error that is an error between a frequency of a received signal and a frequency of a reference clock in the receiver A1 for each slot period on the basis of data stored in an AFC register 24 and counts number of times when the frequency error stays within a prescribed range in one frame.
ＡＦＣ制御部３２は、ＡＦＣ用レジスタ２４に格納されているデータに基づいて、受信信号の周波数と受信装置Ａ１における基準クロックの周波数との誤差である周波数誤差をスロット期間ごとに算出し、その周波数誤差が１フレーム内で所定の範囲内にある回数をカウントする。 - 特許庁 - In communication devices 1 and 2, error detection circuits 14 and 24 detect an error due to a data pattern of a communication signal and an error due a receiving state, and PLL setting circuits 15 and 25 control clock frequencies of PLL circuits 13 and 23 so as to perform communication at an optimum communication speed on the basis of this detection result.
通信機器１，２において、エラー検出回路１４，２４により通信信号のデータパターンによるエラーや受信状態によるエラーを検出し、この検出結果に基づいて、ＰＬＬ設定回路１５，２５によりＰＬＬ回路１３，２３のクロック周波数を制御して最適な通信速度で通信を行なうようにしている。 - 特許庁 - Then, when an error is occurred in the result of verification, an operating frequency is returned to an operating frequency (optimal frequency) just before the error is occurred, and a clock signal is generated, and the transfer operation of data between the microcomputer 11 and the flash ROM 21 is executed, and the other various processing operations are executed by the arithmetic processing part 12 on the basis of the clock signal.
そして、ベリファイの結果にエラーが出た場合は、動作周波数をエラーが出る直前の動作周波数（最適周波数）に戻してクロック信号を生成し、当該クロック信号に基づいて、演算処理部１２が、マイコン１１とフラッシュＲＯＭ２１との間におけるデータの授受動作を実行したり、その他各種の処理動作を実行したりする。 - 特許庁 - With reference to the predetermined time, an operation process, such as division of an acquired counter value by the predetermined time, acquires an error of the clock frequency (or period) of the oscillation circuit driving the slave CPU, and corrects the error, thereby improving the accuracy thereof.
予め決められた所定時間を基準とし、得られたカウンタ値を所定時間で除算する等の演算処理によって、スレーブＣＰＵを駆動する発振回路のクロック周波数（又は周期）の誤差を求め、補正することによりその精度を高める。 - 特許庁 - It can lower the error correction clock frequency when reproducing by making the capacity large for the error correction area, and can improve the vibration-proof property when recording by making the capacity large for the shockproof memory area.
特に、再生時にはエラー訂正領域に割り当てる容量を大きくすることでエラー訂正処理のクロック周波数が下げられ、記録時にはショックプルーフメモリ領域に割り当てる容量を大きくすることで耐震性能を向上することができる。 - 特許庁 - Then, the memory system is provided with the ECC (error correction code) combination logical circuit (20) coupled with the plurality of memory storage elements and can be operated so as to detect and correct the error of the data read from the plurality of memory storage elements (28) by less than three clock cycles.
そして、複数のメモリ記憶素子に連結されたＥＣＣ（誤り訂正コード）組み合わせ論理回路（２０）を備え、３クロックサイクル未満で、複数のメモリ記憶素子（２８）から読み出したデータのエラーを検出し修正するように動作可能である。 - 特許庁 - With processing error generated, there may be such a case that the cycle of a sampling clock as input timing of a data block is operated on the basis of the time of a time stamp and a difference between this arithmetic output and a preset sampling clock cycle exceeds an allowable range, for example.
処理エラーとしては、例えば、タイムスタンプの時刻に基づいて、データブロックの入力タイミングであるサンプリングクロックの周期を演算し、この演算出力と、あらかじめ設定されたサンプリングクロック周期との差が許容範囲を超えたときなどがある。 - 特許庁 - To solve the following problem of hold time verification between registers: variation of a clock delay time is set as a design margin from a statistical delay error of simulation and an actual device, and clock delay becomes large to increase the design margin or design man-hours, and a chip size.
レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。 - 特許庁 - To decrease an error in monitoring time to be required for monitoring the passage of clocks by the whole dummy circuit as much as possible as to a semiconductor device having a clock stabilizing circuit for adjusting the phases of 1st and 2nd clocks inputted from the external by a complementary clock format and generating an internal clock delayed by a prescribed phase.
外部から相補クロック形式で入力される第１および第２のクロックの位相をそれぞれ調整して所定の位相だけ遅れた内部クロックを生成するクロック安定化回路を有する半導体装置に関し、ダミー回路全体でクロックの通過をモニタするためのモニタ時間の誤差をできる限り小さくすることを目的とする。 - 特許庁 - A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116.
比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。 - 特許庁 - Even in the case that a code string including the reference signal is in existence in general transmission data in which an error is produced, since the clock component at that time is nearly zero, the error signal is no fed to a flywheel circuit as a timing reference signal.
誤りが発生した一般の伝送データの中には基準信号を含む符号列が存在するような場合でも、そのときのクロック成分はほぼゼロとなるから、誤った信号がタイミング基準信号としてフライホイール回路に供給されることはない。 - 特許庁 - An error composition part 306 applies maximum proportion composition to a phase error signal generated based on the integral value of the inverse spread signal according to the reception level of each path, and the frequency of the reference clock signal Sck is adjusted based on this composite result.
当該逆拡散信号の積分値に基づいて生成された位相誤差信号は、誤差合成部３０６において各パスの受信レベルに応じて最大比合成され、この合成結果に応じて基準クロック信号Ｓｃｋの周波数が調節される。 - 特許庁 - To provide a multicarrier signal demodulation circuit and a multicarrier signal demodulation method of correcting a residual carrier frequency error for independent packet signals, furthermore correcting a phase rotation and a clock error, and demodulating signals subjected to space division multiplex transmission from signals transmitted independently by each packet.
独立のパケット信号に対して残留キャリア周波数誤差補正を可能にし、さらに位相回転の補正およびクロック誤差の補正を可能し、パケットごとに独立に送信される信号から空間分割多重伝送された信号の復調を可能にする。 - 特許庁 - To provide a frequency adjusting method capable of adjusting the standard value (allowable error) of a clock frequency to be within the standard value at a reference temperature without managing a temperature inside a plant at all.
工場内の温度を全く管理すること無くクロック周波数の規格値（許容誤差）を基準温度に於ける規格値内に調整できる周波数調整方法を提供する。 - 特許庁 - That is, a symbol clock is recovered by using an error phase calculated from both amplitudes of the two base band signals I, Q orthogonal to each other and an oscillated frequency on the basis thereof.
つまり、直交する２つのベースバンド信号Ｉ，Ｑの両方の振幅より計算した誤差位相と、それに基づく発振周波数を使用してシンボルクロックの再生を行う。 - 特許庁 - A clock circuit 70, during the overcharge prevention operation for the secondary source, outputs by lowering the voltage of the motor driving pulse below the return error region of the motor for hand driving.
そして、前記時計回路７０は、前記２次電源の過充電防止動作中は、前記モータ駆動パルスの電圧を運針用モータの戻り誤差領域以下に低下させて出力する。 - 特許庁 - The phase error detecting signal is inputted to a VCO 10 via a loop filter 8 and a D/A converter 9, and a phase of a clock which is that output signal, is synchronized to the regenerative signal.
位相誤差検出信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、ＶＣＯ１０に入力され、その出力信号であるクロックの位相を再生信号に同期させる。 - 特許庁 - Thus, a deviation from the phase comparison of one preceding clock is calculated, and the setting value of a D/A converter 12 for outputting a VCO control voltage is changed by the calculated error.
これにより、１クロック前の位相比較からのずれを算出し、ＶＣＯ制御電圧を出力するＤ／Ａ変換器12の設定値を、算出した誤差分だけ変動させる。 - 特許庁 - A device generates a signal for driving a stepping motor M3 from a target speed based on the number of remaining tracks, without depending on a frequency error between a target speed clock CLt and a track pulse.
目標速度クロックＣＬｔとトラックパルスとの周波数誤差に依存することなく、残トラック数に応じた目標速度からステッピングモータＭ３を駆動させる信号を生成する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
