「memory block」を含む例文一覧(2320)

＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 46 47 次へ＞
  • METHOD AND APPARATUS FOR MANAGING BLOCK ACCORDING TO UPDATE TYPE OF DATA IN BLOCK-TYPE MEMORY
    ブロック方式のメモリにおいてデータの変更類型に応じてブロックを管理する方法および装置 - 特許庁
  • A refresh register stores an inhibiting block information which shows a memory block inhibiting the refresh operation.
    リフレッシュレジスタは、リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶する。 - 特許庁
  • This limits the block size to the largest contiguous block of memory the kernel allocator can provide.
    この方法だと、ブロックサイズの最大値はカーネルの割り当て可能な連続メモリブロックに制限される。 - JM
  • The bit modeling apparatus 3 stores a state of all coefficients of a Code Block to a memory 1.
    このビットモデリング装置３は、Code Blockの全ての係数に対するステートをメモリ１に格納しておく。 - 特許庁
  • In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22 D.
    半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁
  • In a semiconductor device 1, a memory cell array is divided into a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22D.
    半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁
  • In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C, a block (3) 22D.
    半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁
  • In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C, and a block (3) 22D.
    半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁
  • The sub-block erase verify read is executed (S4) after the sub-block erase (S2) for erasing a part of a memory cell block is executed.
    メモリセルブロックの一部を消去するサブブロック消去（Ｓ２）が実行された後、サブブロック消去ベリファイリードが実行される（Ｓ４）。 - 特許庁
  • BLOCK ALLOCATING METHOD FOR COMMON MEMORY, COMPUTER READABLE RECORDING MEDIUM, MEMORY ALLOCATING METHOD AND MEMORY ALLOCATION ADJUSTING SYSTEM
    共有メモリのブロック割当方法、コンピュータ読取可能な記録媒体、メモリ割当方法及びメモリ割当調整システム - 特許庁
  • The flash ROM comprises a plurality of memory blocks, and is a well-known memory capable of performing data deletion by a memory block unit.
    フラッシュＲＯＭは、複数の記憶ブロックを備え、記憶ブロック単位でのデータ消去が可能な周知のメモリである。 - 特許庁
  • The block A includes the memory, the memory controller, and a first CPU which sends a request to the memory controller.
    ブロックＡは、前記メモリーと、前記メモリーコントローラーと、前記メモリーコントローラーに対してリクエストを送る第一ＣＰＵと、を含む。 - 特許庁
  • Data required for a line memory control block 302 and an arithmetic interpolation block 303 are selected from the addresses of the respective memory areas and provided by the memory control block 305 on the basis of the specified magnification.
    ラインメモリ制御ブロック３０２と補間演算ブロック３０３に必要なデータは、指定された倍率に基づいてメモリ制御ブロック３０５により、それぞれのメモリ領域のアドレスから選択して提供される。 - 特許庁
  • A rectangular image inputted from an image input part 1 is divided and written in a block transfer memory 3, and then block-transferred from the block transfer memory 3 to a memory 6 by use of a DMAC 5.
    画像入力部１から入力された矩形画像を分割してブロック転送メモリ３に書き込みを行った後、ブロック転送メモリ３からＤＭＡＣ５を用いてメモリ６にブロック転送する。 - 特許庁
  • A memory system includes a first memory chip CP0 having a first temporary memory T and a first block BK-A, and a second memory chip CP1 having a second temporary memory T and a second block BK-A.
    本発明のメモリシステムは、第１テンポラリメモリＴと第１ブロックＢＫ−Ａとを有する第１メモリチップＣＰ０と、第２テンポラリメモリＴと第２ブロックＢＫ−Ａとを有する第２メモリチップＣＰ１とを備える。 - 特許庁
  • This memory device includes a first memory array block in which programmed memory cells are arranged and a second memory array block in which programmable and erasable memory cells are arranged.
    メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックとメモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックとを含む複数のメモリセルが配列されるメモリ装置。 - 特許庁
  • The block selecting circuit uses the first memory cell block except for the one used for substitution as a normal memory cell block.
    前記ブロック選択回路は前記第１メモリセルブロックのうち前記代替されたメモリセルブロックを除いた第１メモリセルブロックが正常のメモリセルブロックとして使用されるようにする。 - 特許庁
  • For instance, a memory startup control block CTRL1 is provided between a memory block MEM1 invariant in access latency represented by an SRAM or the like and an arithmetic block IP1.
    例えば、ＳＲＡＭなどに代表されるアクセスレイテンシ不変のメモリブロックＭＥＭ１と演算ブロックＩＰ１との間にメモリ起動制御ブロックＣＴＲＬ１を設ける。 - 特許庁
  • To provide a semiconductor memory device having an open bitline structure from which an edge dummy memory cell block is removed.
    エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。 - 特許庁
  • To reduce the total memory capacity of a memory block for storing correction data used for jaggy correction.
    ジャギー補正に用いられる補正データを格納するメモリブロックのトータルメモリ容量を低減する。 - 特許庁
  • The integrated circuit apparatus has a memory cell array block 200 in which a plurality of memory cells MC are arranged.
    集積回路装置は、複数のメモリセルＭＣが配列されたメモリセルアレイブロック２００を有する。 - 特許庁
  • A memory cell array block 202 outputs a data signal of a memory cell through an I/O line 216.
    メモリセルアレイブロック２０２は、メモリセルのデータ信号をＩ／Ｏライン２１６を介して出力する。 - 特許庁
  • In the data storage device of this invention, a memory block including nonvolatile memory of different kind is provided.
    本発明のデータ記憶装置では、異種の非揮発性メモリを含むメモリブロックが備えられている。 - 特許庁
  • A memory row above the twist part in the sub-block is selected and the memory cells are inspected at P5.
    Ｐ５ではサブブロック中のツイスト部の上側のメモリ行が選択されてメモリセルが検査される。 - 特許庁
  • The memory block MB includes a memory cell array MA, and a low address decoder RD for selecting a word line.
    メモリブロックＭＢは、メモリセルアレイＭＡと、ワード線の選択を行うローアドレスデコーダＲＤを含む。 - 特許庁
  • Then, the judged result of each memory cell block is integrated, and the normality of the incorporated memory circuit is judged.
    各メモリセルブロックの判定結果を総合して、内蔵メモリ回路の正常性が判断される。 - 特許庁
  • Code data of one block line are read from a code memory 301 and stored in a code memory 302.
    符号メモリ３０１から１ブロックラインの符号データを読み出し、符号メモリ３０２に格納する。 - 特許庁
  • A write digit line WDL is divided for each memory cell line independently for each memory cell block.
    ライトディジット線ＷＤＬは、各メモリセルブロックごとに独立に、各メモリセル行ごとに分割される。 - 特許庁
  • A memory block MB includes memory cells MC for recording the information and a redundancy memory cell RC to be replaced with one of the memory cells to record the information in place of this memory cell.
    メモリブロックＭＢは、情報を記録するメモリセルＭＣと、メモリセルの１つと置換されて該メモリセルに代わって情報を記録する冗長メモリセルＲＣと、を含む。 - 特許庁
  • The memory cell block has plural memory cell strings in which memory cells are arranged in the one direction and a redundant memory cell string for relieving defects of these memory cell strings.
    メモリセルブロックは、メモリセルが一方向に配置された複数のメモリセル列およびこれ等メモリセル列の不良を救済するための冗長メモリセル列を有している。 - 特許庁
  • NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND BLOCK REDUNDANCY RELIEF METHOD
    不揮発性半導体記憶装置及びブロック冗長救済方法 - 特許庁
  • To reduce the memory band width for random addressing of a block data.
    ブロックデータのランダムアドレッシング用のメモリ帯域幅を減少させる。 - 特許庁
  • To allow for execution of memory access regardless of tag block size of a radio tag.
    無線タグのタグブロックサイズによらずメモリアクセスを実行可能とする。 - 特許庁
  • CIRCUIT BLOCK CONNECTED TO SIGNAL TRANSMISSION SYSTEM BETWEEN ELEMENTS SUCH AS MEMORY
    メモリ等の素子間の信号伝送システムに接続する回路ブロック - 特許庁
  • ECC BLOCK ENCODER AND DECODER WITH REDUCED RAM MEMORY REQUIREMENT
    必要なＲＡＭメモリを削減できるＥＣＣブロックエンコーダ及びデコーダ - 特許庁
  • An erasure circuit erases data of the memory cell array in a block unit.
    消去回路は、メモリセルアレイのデータをブロック単位に消去する。 - 特許庁
  • This semiconductor integrated circuit 1 has a memory function block 11 having a variable memory capacity, a functional block 12 and a terminal group 14 for testing.
    半導体集積回路１は、メモリ容量が可変のメモリ機能ブロック１１、機能ブロック１２、およびテスト用の端子群１４を備える。 - 特許庁
  • In an information processing system 10, a demultiplex-processing block 103, a multiplex-processing block 108, a decode-processing block 40, and an encode-processing block 50 are defined as object processing blocks, and each object processing block uses a memory area of a memory block 102 to execute processing.
    情報処理システム１０において逆多重化処理部１０３、多重化処理部１０８、復号処理部４０及び符号化処理部５０を対象処理部とし、夫々の対象処理部はメモリ部１０２のメモリ領域を利用して夫々の処理を実行する。 - 特許庁
  • The memory device has a shared sense amplifier between a first memory block and a second memory block and includes a bit line isolation circuit, a bit line equalizer circuit, and a bit line equalizing voltage generating circuit.
    第１メモリブロックと第２メモリブロックとの間に共有センスアンプを有し、ビットラインアイソレーション回路とビットラインイコライザ回路、ビットラインイコライジング電圧発生回路を含む。 - 特許庁
  • The memory block of the flash memory is divided to a plurality of data blocks by a flash memory division setting means, and read and write of data are controlled in the divided data block units.
    フラッシュメモリのメモリブロックをフラッシュメモリ分割設定手段により複数のデータブロックに分割し、分割されたデータブロック単位でデータの読み出し、書き込みを制御する。 - 特許庁
  • The camera body performs the DMA transfer of data in the received block to a memory section, based on the block size.
    カメラ本体は、受信したブロックのデータを、上記ブロックサイズに基づいて、メモリ部へＤＭＡ転送する。 - 特許庁
  • A storage area in a flash memory having the same capacity as that of the logical block is allocated to a logical sub-block.
    論理サブブロックには論理ブロックと同じ容量のフラッシュメモリ内の記憶領域が割り当てられる。 - 特許庁
  • The method of providing block state information in a semiconductor memory device including a flash memory comprises storing block state information on the bad block of the flash memory and on the alternate block for replacing the bad block, and providing the block state information to a user when a specific command is inputted.
    フラッシュメモリを具備する半導体メモリ装置におけるブロック状態情報提供方法において、前記フラッシュメモリの不良ブロックとこれを代替するための代替ブロックに対するブロック状態情報を記憶し、特定コマンドが入力されたときに前記ブロック状態情報を使用者に提供する。 - 特許庁
  • A block selection address BA shown to select the memory block is latched, and data are output when one memory block of a plurality of the memory blocks is operated and in non-operation time by making the output the activation signal of the output buffer of the memory block.
    メモリブロックが選択されたことを示すブロック選択アドレスＢＡをラッチし、その出力をメモリブロックの出力バッファの活性化信号とすることにより複数のメモリブロックのうちどれか一つのメモリブロックが動作時においても非動作時においてもデータを出力する。 - 特許庁
  • The transmission side block writes the signal in the surface side memory of the communication memory corresponding to the transmission path, and the reception side block reads a signal from the back side memory of the communication memory corresponding to the transmission path.
    送信側のブロックは伝送経路に対応する通信メモリの表側メモリに該信号を書き込み、受信側のブロックは伝送経路に対応する通信メモリの裏側メモリから信号を読み出す。 - 特許庁
  • To provide a non-volatile memory device which has high reliability by effectively utilizing a non-defective block in a physical block group including a defective block.
    不良ブロックを含む物理ブロック群内の良ブロックを有効に活用して信頼性の高い不揮発性メモリ装置を提供する。 - 特許庁
  • A camera block and a disc block are separated into separate structural blocks and a memory card of sufficient capacity for moving image recording is incorporated in the camera block.
    カメラブロックとディスクブロックを別々の構造ブロックに分離し、カメラブロック内に動画記録に十分な容量のメモリカードを内蔵する。 - 特許庁
  • The electronic apparatus 200 is provided with, e.g. a GPS function block 21, a function block 22 of camera photographing and a memory function block 23.
    また電子機器２００には、例えばＧＰＳ機能ブロック２１と、カメラ撮影の機能ブロック２２と、メモリ機能ブロック２３とが設けられる。 - 特許庁
  • The electronic device 200 is provided with, for example, a GPS functional block 21, a camera photographing functional block 22, and a memory functional block.
    また電子機器２００には、例えばＧＰＳ機能ブロック２１と、カメラ撮影の機能ブロック２２と、メモリ機能ブロック２３とが設けられる。 - 特許庁
  • To provide a nonvolatile semiconductor memory which comprises a memory cell array comprised of sidewall type memory cells, and is capable of block erasure equal with a flash memory.
    サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。 - 特許庁
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 46 47 次へ＞

例文データの著作権について