チップイネーブル制御の英語

テストシーケンス制御部１が、外部からのテストシーケンス設定に従ってメモリＭＥＭ１〜ＭＥＭｎのテストシーケンスを制御し、メモリアクセス制御部２が、テストシーケンス制御部１からの指示に従ってチップイネーブル信号ＣＥ１〜ＣＥｎの有効／無効を切り替え、メモリＭＥＭ１〜ＭＥＭｎへのアクセスを制御する。例文帳に追加

Access to the memories MEM1-MEMn is controlled by controlling a test sequence of the memories MEM1-MEMn by a test sequence control part 1 according to the test sequence setting from the outside, and by enabling/disabling chip enable signals CE1-CEn by a memory access control part 2 according to instructions from the test sequence control part 1. - 特許庁

シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。例文帳に追加

A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances. - 特許庁

論理シミュレータ１００によりＲＡＭ−ＢＩＳＴ制御回路１０１を動作させてＲＡＭマクロ１０２を検査する際に、ＲＡＭ−ＢＩＳＴ制御回路１０１が生成するアドレス、入力データ、チップイネーブル、ライトイネーブルをＲＡＭ検査領域検証回路１０４でモニタし、テストシーケンスごとに被検査領域の判定を行う。例文帳に追加

When the RAM-BIST control circuit 101 is operated by a logical simulator 100 to check the RAM macro 102, an address, input data, chip enable and write enable generated by the RAM-BIST control circuit 101 are monitored by an RAM checking area verifying circuit 104, and the decision of an area to be checked is executed in every test sequence. - 特許庁

出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断する電流制限制御回路９を備えるようにした。例文帳に追加

A current restriction control circuit 9 is provided which cuts off an output signal from a current restriction circuit 8 which restricts an output current, to an output transistor 2 for a prescribed time Ta after input of a chip enable signal CE which activates an operational amplifier 3 for conducting operation control of the output transistor 2. - 特許庁

出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断する電流制限制御回路９を備えるようにした。例文帳に追加

This voltage regulator is provided with a current limit control circuit 9 which cuts off the output signals transmitted from a current limit circuit 8 limiting the output current to an output transistor Tr 2 for a prescribed time Ta after a chip enable signal CE is inputted to activate an arithmetic amplifier 3 that controls the operation of the Tr 2. - 特許庁