CHIP ENABLE CONTROLとは 意味・読み方・使い方

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

According to this, a chip enable signal CE according to the clock signal CLK of the access cycle number ACC is outputted from an access control part 37.例文帳に追加

これにより、アクセス制御部３７からアクセスサイクル数ＡＣＣのクロック信号ＣＬＫに応じたチップイネーブル信号ＣＥが出力される。 - 特許庁

On a synchronizing mode, for instance, a precharge operation in a core section of a memory device 11 according to a control circuit 12 of the memory device is executed in accordance with a rise of chip enable signal/CE1.例文帳に追加

たとえば、同期モード時においては、チップイネーブル信号／ＣＥ１の立ち上がりに応じて、メモリ装置の制御回路１２による、メモリ装置１１のコア部のプリチャージ動作を実行する。 - 特許庁

To enable camera movement control system of a chip-bonding device to be very accurately and efficiently calibrated, without being affected by mechanical deformations and temperature change in an environmental atmosphere.例文帳に追加

チップボンディング装置におけるカメラ移動制御系のキャリブレーションに関し、メカ的な変形及び環境雰囲気の温度変化に影響されずに高精度に、しかも、効率的に行うことができるようにする。 - 特許庁

To provide a device controller in which a CPU efficiently controls each control device in a device, which operates according to a control program from the CPU, even if an I/F signal to the CPU is minimum signal line only (for example, a set of address bus, data bus, write enable, read enable and chip-selector).例文帳に追加

共通バスＩ／Ｆに複数のデバイスが接続されている制御装置において、どのデバイスを制御するかを決定するとき、ＣＰＵから送出されるアドレス信号の上位をチップセレクタ回路でデコードすると、チップセレクト信号は共通バスＩ／Ｆに流れる信号と非同期であるので、制御不可能となる場合が生じる。 - 特許庁

When the RAM-BIST control circuit 101 is operated by a logical simulator 100 to check the RAM macro 102, an address, input data, chip enable and write enable generated by the RAM-BIST control circuit 101 are monitored by an RAM checking area verifying circuit 104, and the decision of an area to be checked is executed in every test sequence.例文帳に追加

論理シミュレータ１００によりＲＡＭ−ＢＩＳＴ制御回路１０１を動作させてＲＡＭマクロ１０２を検査する際に、ＲＡＭ−ＢＩＳＴ制御回路１０１が生成するアドレス、入力データ、チップイネーブル、ライトイネーブルをＲＡＭ検査領域検証回路１０４でモニタし、テストシーケンスごとに被検査領域の判定を行う。 - 特許庁

A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances.例文帳に追加

シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。 - 特許庁

In an outside address EAD<1:0> input part to which a signal is inputted through a page address input part P1, an initial stage buffer G21 of four stages series (G21 to G24) connection constitution receives the outside address EAD<1:0>, and an inversion control input receives an inside chip enable signal #ICE.例文帳に追加

ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。 - 特許庁