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ラッチアップ特性の英語
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英訳・英語 latch‐up characteristic
「ラッチアップ特性」の部分一致の例文検索結果
該当件数 : 10件
半導体素子のラッチアップ特性を改善する方法及び構造を提供すること。例文帳に追加
To provide a method and a structure for improving latch up characteristic of a semiconductor element. - 特許庁
ラッチアップ耐性を向上し、耐電圧特性を安定させたＤＡＤを提供する。例文帳に追加
To provide a DAD for improved latch-up resistance and stable voltage- resistant characteristics. - 特許庁
高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、高い素子集積度を持った半導体装置を提供する。例文帳に追加
To provide a semiconductor device having a high degree of element integration while imparting sufficient element isolation characteristics and latchup resistance to a high power supply voltage circuit section. - 特許庁
大電流，高耐圧特性を有し、ラッチアップを防止できるパワー用スイッチング素子を提供する。例文帳に追加
To provide a switching element for power having large currents and high breakdown voltage characteristics for preventing latch-up. - 特許庁
高耐圧特性の確保とオン抵抗の低減との両立を図ることができると共に、ラッチアップ現象を防止できるようにする。例文帳に追加
To make the security of a high withstand voltage characteristic compatible with a reduction in on resistance and, at the same time, to prevent the occurrence of latch-up phenomena. - 特許庁
ＩＧＢＴセルとダイオードセルとが同じ半導体基板に設けられた半導体装置において、ダイオードセルにおけるリカバリー特性を維持したまま、ＩＧＢＴセルにおけるラッチアップを防ぐこと。例文帳に追加
To provide a semiconductor device in which an IGBT cell and a diode cell are formed in the same semiconductor substrate, wherein latch-up in the IGBT cell is prevented while recovery characteristics of the diode cell are maintained. - 特許庁
このため、ＩＧＢＴ１の降伏時、ＰＮＰトランジスタ構造部分がＰＮＰトランジスタの降伏特性によりセル領域よりも先に降伏を開始するため、ラッチアップ破壊し難いＩＧＢＴを実現することができる。例文帳に追加
Thus, in the case of breakdown of the IGBT 1, the part of the pnp transistor structure starts breakdown earlier than the cell region due to the breakdown characteristic of a pnp transistor, so that the IGBT where latch-up breakage occurs hardly is obtained. - 特許庁
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「ラッチアップ特性」の部分一致の例文検索結果
該当件数 : 10件
ラッチアップによる破壊耐量を向上できると共に、電流電圧特性のばらつきを低減することができる横型ＩＧＢＴを有する半導体装置を提供する。例文帳に追加
To provide a semiconductor device, including a lateral IGBT which can improve the strength for breakdown, due to latch-ups and can reduce the fluctuations of current voltage characteristic. - 特許庁
ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路において、能動素子のラッチアップを抑制すると共に、うず電流の発生を抑制してインダクタの特性の向上を図った集積回路及びその製造方法を提供する。例文帳に追加
To restrain latchup of an active element and to provide an integrated circuit, wherein characteristics of an inductor are improved by restraining generation of eddy current in an integrated circuit having an active element such as a CMOS and an inductor, and to provide its manufacturing method. - 特許庁
素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。例文帳に追加
To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process. - 特許庁
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