主クロックの英語

この場合の主走査調整量は−８クロック（スポットＡを使用する場合よりも８クロック早く点灯させる）となる。例文帳に追加

A main scanning adjustment amount in this case becomes -8 clocks (the lighting is made earlier by 8 clocks than when the spot A is used). - 特許庁

この場合の主走査調整量は−８クロック（Ａ列スポットを使用する場合よりも８クロック早く点灯させる）となる。例文帳に追加

In this case, main scanning regulation amount becomes -8 clocks (being lighted 8 clocks earlier as compared with a case where spots in A row are used). - 特許庁

低速クロック又は高速クロックに同期して調整する主走査方向の画像倍率の範囲の一部は、標準クロックに同期して調整する主走査方向の画像倍率の範囲に対してオーバーラップしている。例文帳に追加

A part of the range of image magnification in the main scanning direction wherein the adjustment is made in synchronizing with the low-speed clock or the high-speed clock overlaps to the range of image magnification in the main scanning direction wherein the adjustment is made in synchronizing with the standard clock. - 特許庁

本発明のクロック生成回路において、クロック生成回路１０は、デジタル信号処理ユニット１００の主信号処理回路４０がデジタル入力信号ＳＡの処理に用いるクロックＣＬＫを供給する。例文帳に追加

This clock generation circuit 10 is so formed that a main signal processing circuit 40 of a digital signal processing unit 100 supplies a clock CLK used for processing a digital input signal SA. - 特許庁

主走査クロックの周波数変動に追従し、かつＰＬＬ回路から出力周波数不安定期間中にも、安定した副走査クロックが得られる副走査クロック生成装置を提供する。例文帳に追加

To provide a vertical scanning clock generating device which follows up frequency variation of a horizontal scanning clock and can obtain a stable vertical scanning clock from a PLL circuit even in an unstable output frequency period. - 特許庁

クロック生成回路のクロック制御部３０は、矩形波信号の位相とデジタル入力信号の位相とが適切に合致するようにＰＬＬ調整してクロックとして主信号処理回路に出力する。例文帳に追加

A clock control part 30 of the clock generation circuit adjusts PLL(phase-locked loop) so that a phase of a rectangular signal and a phase of a digital input signal are appropriately fitted to each other and outputs it to a main signal processing circuit as the clock. - 特許庁

従属局Ｂの位相同期発振器１５ｂは、該位相変動した基準クロックａ（基準クロックａ＋Δｆ）に同期した従属クロックｂを生成し、これを伝送路２０ａを介して主局１０Ａに伝送する。例文帳に追加

A phase locked oscillator 15b of a slave station B generates a slave clock (b) synchronized with the phase varied reference clock (a) (reference clock (a)+ Δf) and transmits the slave clock to the master station 10A via the transmission line 20a. - 特許庁

アナログ回路はデジタル制御信号TCK を受信し受信したTCK に依存して一個以上のアナログ信号を生成し、デジタル回路120 はクロック信号CLK によりクロック化される主要クロック化回路122 とダミー・クロック化回路124 とを備える。例文帳に追加

The analog circuit receives a digital control signal TCK, generates one analog signal or more depending on the received signal TCK, and the digital circuit 120 is provided with a major clocked circuit 122 that generates a clock signal by a clock signal CLK and a dummy clocked circuit 124. - 特許庁