意味 | 例文 (14件) |
Binary multiplierとは 意味・読み方・使い方
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意味・対訳 乗算器(じょうざんき)とは、二つの数について乗算を行うための電子回路であり、#デジタル乗算器と#アナログ乗算器がある。
「Binary multiplier」の部分一致の例文検索結果
該当件数 : 14件
MODULAR BINARY MULTIPLIER FOR SIGNED AND UNSIGNED OPERANDS OF VARIABLE WIDTH例文帳に追加
可変幅の符号付きおよび符号なしオペランドのためのモジュラ2進乗算器 - 特許庁
The multiplier register (302) includes a first binary digit and is connected with the multiplication/application core (320).例文帳に追加
乗算器レジスタ(302)は第1の2進数を含み、乗算累算コア(320)に接続されている。 - 特許庁
The value of a binary number having 4 bits is input as a signal Ain [3:0] and a signal Bin [3:0] to a binary number multiplier 21.例文帳に追加
4ビットで構成された2進数の値を信号Ain[3:0]及び信号Bin[3:0]として2進数乗算器21に入力する。 - 特許庁
The binary number multiplier 21 multiplies the input two values, and outputs its product as a signal Xout [7:0].例文帳に追加
2進数乗算器21は入力された2つの値を乗算し、その積を信号Xout[7:0]として出力する。 - 特許庁
The output from the OR circuit 172 gives a code when the multiplier data are converted into the coded binary expressions.例文帳に追加
また、OR回路172からの出力は、乗数データを符号付き2進数表現に変換したときの符号を与える。 - 特許庁
An output from the EX-OR circuit 162 gives a weight when the multiplier data are converted into coded binary expressions.例文帳に追加
EX−OR回路162からの出力は、乗数データを符号付き2進数表現に変換したときの重みを与える。 - 特許庁
A multiplier determining section 12 determines a multiplier of a positive or negative value in response to a value of each bit included in a binary bit sequence for configuring a scramble pattern generated by a pattern generating section 11.例文帳に追加
パターン生成部11にて生成されたスクランブルパターンを構成する2進数ビット列に含まれる各ビットのビット値に対応して、正値あるいは負値の乗算値を乗算値決定部12によって決定する。 - 特許庁
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「Binary multiplier」の部分一致の例文検索結果
該当件数 : 14件
A second output of the polar modulation unit 110 for the binary phasing signal is connected to a second input of the multiplier 130, and the multiplier 130 is designed to perform a logical AND combination of the binary phasing signal and the pulse-width-modulated envelope signal and to output it to an output of the coding unit 100.例文帳に追加
極性変調ユニット110のバイナリ位相信号用第二出力は、マルチプライヤ130の第二入力に接続され、マルチプライヤ130は、バイナリ位相信号及びパルス幅変調エンベロープ信号の論理AND結合を行うようにデザインされており、これをコーディングユニット100の出力とする。 - 特許庁
To provide a random number generating device for generating highly accurate random numbers by using an n bit multiplier when applying logistic mapping to binary digits of the arbitrary number of digits.例文帳に追加
任意の桁数の2進数に対してロジスティック写像を施す場合に、nビットの乗算器を用いて、精度の高い乱数を生成することができる乱数生成装置を提供する。 - 特許庁
In the arithmetic unit which multiplies a multiplicand and a multiplier for the binary system, Addition-based calculation is performed according to the arrangement from the last digit of bits in multiplication, then at least either the addition-based or subtraction-based calculation is sequentially performed.例文帳に追加
二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。 - 特許庁
A multiplier MU0 multiplies a pattern bit value of each position of the hatching pattern data of the memory H and a pixel value included in binary input image data expressing the pixel value of each position by 0 or 1 at every corresponding position respectively.例文帳に追加
乗算器MU0は、メモリHのハッチングパターンデータの各位置のパターンビット値と、0又は1によって各位置の画素値が表された2値の入力画像データに含まれる画素値とを、それぞれ対応する位置毎に乗算する。 - 特許庁
For performing a product sum arithmetic operation for adding third data to the product of first data and second data, the first data and the second data are multiplied by a floating point multiplier 114, and a binary digit string for expressing a mantissa part in a multiplication result is divided into a string for expressing a superordinate digit in the mantissa part and a string for expressing a subordinate digit in the mantissa part.例文帳に追加
第一のデータと第二のデータとの積へ第三のデータを加算する積和演算を実行するために、浮動小数点乗算器114に第一のデータと第二のデータとの乗算を行なわせ、その乗算結果における仮数部を表現するビット列を該仮数部における上位の桁を表現するものと該仮数部における下位の桁を表現するものとに分割する。 - 特許庁
In a multiplier for multiplying a first input system and a second input system indicating binary numbers, the multiplication of the first input system and the prescribed number of bits from the most significant bit, whose value is '1' in the second input system is operated, and the multiplied results are bit-shifted, according to the weight of the bits in the second input system, and added.例文帳に追加
2進数を表わす第一の入力系列と第二の入力系列の乗算を行なう乗算器において、該第一の入力系列と、該第二の入力系列において値が“1”である、最上位ビットから所定数のビットとの乗算を行なって、該乗算結果を該第二の入力系列におけるビットの重みに従ってビット・シフトした系列について加算するように構成する。 - 特許庁
A polar modulation unit 110 is designed to represent an input signal applied to an input of a coding unit 100 as an envelope signal and a binary phasing signal, and a pulse width modulation unit 120 is designed to convert the envelope signal of the polar modulation unit 110 into a pulse-width-modulated envelope signal and to output it to a first input of a multiplier 130.例文帳に追加
極性変調ユニット110は、コーディングユニット100の入力に加えられた入力信号をエンベロープ信号及びバイナリ位相信号として表すようにデザインされ、パルス幅変調ユニット120は、極性変調ユニット110のエンベロープ信号をパルス幅変調エンベロープ信号へ変換し、それをマルチプライヤ130の第一入力へ出力するようにデザインされている。 - 特許庁
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