Tri-gateとは 意味・読み方・使い方

This semiconductor device including a selection gate S1 provided for a memory cell A1 has a Tri-gate structure, wherein the upper surface of a gate insulation film 9 formed on a channel of the selection gate S1 is higher than a part or the whole of the upper surface of an element separation region 10 of the selection gate S1.例文帳に追加

本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 - 特許庁

The device for short circuiting between the LSI terminals includes ring wiring for short circuiting, stretched into a shape of ring on the periphery of the terminal of the LSI, a tri-state gate connected with the ring wiring for the short circuit between the terminals in the LSI, and has an enable signal which turns on/turns off the tri-state gate.例文帳に追加

本発明はLSIの端子周辺にリング状に張られた短絡用リング配線と、当該短絡用リング配線とLSI内の各端子間に接続されたトライステートゲートと、トライステートゲートをオン・オフするイネーブル信号を有している。 - 特許庁

A combination circuit is generated by an OR gate by converting the tri-state to an AND gate while using a conversion rule table stored in a conversion rule storage part, a bidirectional port is divided into an input port and an output port, and the output port is connected to the OR gate of the combination circuit again.例文帳に追加

変換規則記憶部に記憶された変換規則表を用いてトライステートをＡＮＤゲートに変換してＯＲゲートによって組合せ回路を生成し、双方向ポートを入力ポートと出力ポートに分割して、出力ポートを組合せ回路のＯＲゲートに接続しなおす。 - 特許庁

Consequently, the gate having accessed the enable signal at the earliest drives the tri-state buffer and masks gates gaining access later so that a bus conflict is prevented.例文帳に追加

これにより、イネイブル信号を一番早くアクセスしたものが３ステートバッファを駆動し、後からアクセスしたものをマスクしてバス競合を防止する。 - 特許庁

When an output of a NAND gate 11 goes to the 'Lo' after a delay time of a delay buffer 13 after the input selection signal goes to the 'Hi', the tri-state inverter 3 is enabled.例文帳に追加

トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。 - 特許庁

When an input selection signal of an SEL 7 goes to a 'Hi' from a 'Lo', an output of an OR gate 12 shifts from the 'Lo' to the 'Hi' and the tri-state inverter 2 is disabled.例文帳に追加

ＳＥＬ７の入力選択信号“Ｌｏ”から“Ｈｉ”へ移行し、ＯＲゲート１２出力は“Ｌｏ”から“Ｈｉ”へ移行、トライステートインバータ２は非イネーブルになる。 - 特許庁

This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.例文帳に追加

本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁