full d1とは 意味・読み方・使い方

The analysis section 14 obtains a first determination value D1 obtained by subtracting the estimated full charging capacity Qab from the estimated full charging capacity Qbc, and further obtains a second determination value D2 obtained by subtracting the estimated full charging capacity Qbc from the estimated full charging capacity Qcd.例文帳に追加

解析部１４は、推定満充電容量Ｑｂｃから推定満充電容量Ｑａｂを減じた第１判定値Ｄ１を求め、さらに、推定満充電容量Ｑｃｄから推定満充電容量Ｑｂｃを減じた第２判定値Ｄ２を求める。 - 特許庁

The AC of a transformer T is subjected to full-wave rectification at a diode bridge D1, and is smoothed to be a DC by an electrolytic capacitor C3.例文帳に追加

トランスＴからの交流は、ダイオードブリッジＤ１により全波整流されて電解コンデンサＣ３により平滑されて直流とされる。 - 特許庁

Thereafter, when the operation pin 70 is pulled out in this state, the loading slider 34 moves forward following the pull-out of the operation pin, and the disk D1 is ejected to a full-ejection position.例文帳に追加

この状態で操作ピン７０を引き抜くと、これに追従して、ローディングスライダ３４が前方に移動し、ディスクＤ１は、フルイジェクト位置まで排出される。 - 特許庁

The main power supply circuit 11 comprises a full-wave rectifying circuit D1 and an input current control circuit 12 that generally corresponds to the harmonic current suppression circuit.例文帳に追加

主電源回路１１は全波整流回路Ｄ１と一般的に高調波電流抑制回路に相当する入力電流制御回路１２を備える。 - 特許庁

The outer diameter (d1) can be enlarged without enlarging required press-fitted force so that the length of the press fixing portion 11 is shorter than the full length of the outer cylinder 2.例文帳に追加

圧接固定部１１の長さが外筒２の全長よりも短いため、圧入に要する力を大きくすることなく、その外径（ｄ１）を大きくできる。 - 特許庁

Then, an interval d1 between the radiator 23 and the holding metal fittings 26 is set to about λ/4, the holding metal fittings 26 are acted as the reflector, and a full length is shortened.例文帳に追加

そして、上記放射器２３と保持金具２６との間隔ｄ１を約λ／４に設定し、保持金具２６を反射器として作用させ、全長を短縮する。 - 特許庁

After that, when the nearly full capacity is released (Y in step S53), an operation similar to that in the step S52 above is conducted just before restarting the reading, the peak detection section detects a peak value D1 and stores the value (step S54).例文帳に追加

その後、ニアフル状態が解除された場合には（ステップＳ５３のＹ）、読み取り動作を再開する直前に上記ステップＳ５２と同様の動作を行い、ピーク値Ｄ_1を検出し、その値を格納する（ステップＳ５４）。 - 特許庁

Differential output terminals VS11, VS12 are connected to base terminals of buffer circuits Q3, Q4 of the next stage, emitter terminals are connected to diodes D1, D2, and a full wave rectifier signal VM 11 is obtained from cathode terminals connected in common.例文帳に追加

差動出力端子ＶＳ１１、ＶＳ１２は、次段のバッファ回路Ｑ３、Ｑ４のベース端子に接続されて、エミッタ端子がダイオードＤ１、Ｄ２に接続され、共通接続されたカソード端子から全波整流信号ＶＭ１１を得る。 - 特許庁