phase logicとは 意味・読み方・使い方

The logic component is operable to compare the phase of the first signal with the phase of the second signal.例文帳に追加

ロジックコンポーネントは、第１の信号の位相を第２の信号の位相と比較するように動作可能である。 - 特許庁

The phase-error combination logic comprises receiving phase error information with respect to each channel; combination logic configured to combine the received phase error information and generate a combined phase error; and a phase-error output configured to apply the combined phase error to at least one channel phase locked loop.例文帳に追加

この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。 - 特許庁

To provide phase-error combination logic for a multi-channel data detection system with a phase locked loop for each channel.例文帳に追加

各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの位相エラー組み合わせ論理を提供することにある。 - 特許庁

The logical state judging part 2 judges the logical state of each phase of 3-phase logic signal (0 or 1) that is inputted.例文帳に追加

論理状態判断部２は、入力される三相のロジック信号（０または１）における各相の論理状態を判断する。 - 特許庁

The stuck lock detector is a logic circuit utilizing an output signal of a phase detector and one of the delayed clocks, and causes the phase detector to be reset depending on a result of a logic operation.例文帳に追加

スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。 - 特許庁

A control section 12 receives a logic level of a prescribed upper limit phase and that of a prescribed lower limit phase discriminated by the level discrimination section 11, calculates an intermediate phase between the upper limit phase and the lower limit phase, and selects the upper limit phase or the lower limit phase at which the pulse signal S-OUT has a level different from the level at the intermediate phase.例文帳に追加

制御部１２では、所定の上限位相と下限位相の論理レベルが上記レベル判定部１１に判定され、さらに上限位相と下限位相との間の中間位相が計算され、上限位相と下限位相のうち、パルス信号Ｓ−ＯＵＴが中間位相と異なるレベルを有する位相が選択される。 - 特許庁

A logic circuit 11 outputs an on/off-signal of a self-extinguishing switching element of the three-phase bridge circuit 8 on the basis of the PWM signal of each phase and its logic inversion signal via a gate circuit 7.例文帳に追加

論理回路１１は、各相のＰＷＭ信号及びその論理反転信号をもとに三相ブリッジ回路８の自己消弧形スイッチング素子のオン／オフ信号をゲート回路７を介して出力する。 - 特許庁

The clock signal generator is a flip-flop circuit, and a three-phase buffer may be used as the additional logic circuit.例文帳に追加

クロック信号生成器はフリップフロップであり、付加ロジック回路は三相バッファとすることもできる。 - 特許庁