predecodeとは 意味・読み方・使い方

When the whole encoding of predecode bits PD0, PD1 related to an instruction having a length of one is defined, the attribute of the instruction having the length is displayed by changing an instruction for emulating an instruction having a different length and encoding the attribute of predecode bits related to the instruction having the different length.例文帳に追加

１の長さ命令と関連付けられたプリデコードビットＰＤ０、ＰＤ１の全符号化が定義されるとき、その長さの命令の属性は、異なる長さの命令をエミュレートするために命令を変更し、異なる長さの命令と関連付けられたプリデコードビットの属性を符号化することによって表示される。 - 特許庁

A cache memory controlling part 8 transfers instruction codes needed to processing fully to an instruction cache memory 2 from an instruction code storage memory 4 on the basis of predecode results.例文帳に追加

キャッシュメモリ制御部８は、プリデコード結果を基にして、処理を行うために要する命令コードを命令コード記憶メモリ４から命令キャッシュメモリ２に充填する。 - 特許庁

A nonvolatile semiconductor memory device is provided with a wordline WLij; a pre-decoder which generates a predecode signal PXi; a main decoder which generates main decode signal MXj; and a sub-decoder 2.例文帳に追加

不揮発性半導体記憶装置は、ワード線ＷＬｉｊと、プリデコード信号ＰＸｉを生成するプリデコーダと、メインデコード信号ＭＸｊを生成するメインデコーダと、サブデコーダ２とを具備する。 - 特許庁

An address latch circuit 14 latches an address signal AD by ANDing the signals CLKi and RASi and transmits a complementary address signal ADD to a predecode circuit 15.例文帳に追加

アドレスラッチ回路１４は、クロック信号ＣＬＫｉとロウアドレスストローブ信号／ＲＡＳｉとの積論理にてアドレス信号ＡＤをラッチし、相補アドレス信号ＡＤＤをプリデコード回路１５に受け渡す。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

Sub-power source lines SL are provided in correspondence with each block DB, and MOS transistors of P-channel having comparatively high threshold voltages MVthp for conduction in response to the corresponded predecode signals Yk are connected between the sub-power source lines SL and a main power source line ML.例文帳に追加

各ブロックＤＢに対応して副電源線ＳＬを設け、副電源線ＳＬと主電源線ＭＬとの間に対応のプリデコード信号Ｙｋに応答して導通する比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタを接続する。 - 特許庁

Circuit blocks 24-1 and 24-2 arranged adjacent to the column decoders comprise circuits, which decode bank addresses contained in address signals and row predecoders which decode row addresses contained in address signals and output bank addresses and the predecode signals of the row addresses to memory cell array blocks.例文帳に追加

これら行デコーダに隣接配置された回路ブロック２４-1，２４-2には、アドレス信号中のバンクアドレスをデコードする回路と、アドレス信号中の列アドレスをデコードする列プリデコーダが含まれ、バンクアドレス及び列アドレスのプリデコード信号を各メモリセルアレイブロックに出力する。 - 特許庁

In a CAS cycle, one fourth number of signals are selected for error correcting by inputting an error detection-correction circuit 40 depending on column predecode signal AY <3:0>, and are output to a read output bus DO <127:0> via a second latch 60.例文帳に追加

ＣＡＳサイクルでは、カラムプリデコード信号ＡＹ＜３：０＞に応じて、１／４の本数の信号が選択され、誤り検出・訂正回路４０に入力されて誤り訂正が行われ、２ｎｄラッチ６０を介してリード出力バスＤＯ＜１２７：０＞に出力される。 - 特許庁