「"INSTRUCTION SET ARCHITECTURE"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a processor element to be constituted so as to execute 32-bit fixed length instruction set architecture and with backward compatibility with 16-bit fixed length instruction set architecture.例文帳に追加

３２ビット固定長命令セットアーキテクチャを実行するように構成され、１６ビット固定長命令セットアーキテクチャと後方互換性を持つプロセッサエレメントを提供すること。 - 特許庁

METHOD FOR COMPILING ASSEMBLY LANGUAGE CODE FOR INSTRUCTION SET ARCHITECTURE INCLUDING NEW INSTRUCTION USING CONVENTIONAL ASSEMBLER例文帳に追加

従来のアセンブラを用いた新規の命令を含む命令セットアーキテクチャ用のアセンブリ言語コードをコンパイルする方法 - 特許庁

CUSTOM LSI DEVELOPMENT PLATFORM, METHOD AND PROGRAM FOR GENERATING INSTRUCTION SET ARCHITECTURE AND LOGIC CIRCUIT CONFIGURATION INFORMATION例文帳に追加

カスタムＬＳＩ開発プラットフォーム、命令セット・アーキテクチャ及び論理回路構成情報の生成方法、並びにプログラム - 特許庁

The polynomial arithmetic instructions 3010 are provided in an instruction set architecture (ISA).例文帳に追加

多項式演算インストラクション３０１０が、インストラクション設定アーキテクチャ（ＩＳＡ）中に提供される。 - 特許庁

To provide an instruction set architecture that achieves a software emulation environment with high performance.例文帳に追加

パフォーマンスの高いソフトウエアエミュレーション環境を実現する命令セットアーキテクチャを提供する。 - 特許庁

The elements of a processor and a co-processor are constituted so that a floating point instruction set architecture can be executed.例文帳に追加

プロセッサ及びコウプロセッサのエレメントが、浮動小数点命令セットアーキテクチャを実行するように構成されている。 - 特許庁

The method based on this technique includes receiving programming instructions to execute one or more shared resource threads (shreds) via an instruction set architecture (ISA).例文帳に追加

本技法に基づく方法は、命令セットアーキテクチャ（ISA）を介して一つまたは複数の共有リソース・スレッド（シュレッド）を実行するためのプログラミング命令を受け取ることを含む。 - 特許庁

This method is directed to a processor element constituted to execute integer instruction set architecture, for example, a microprocessor or a micro controller.例文帳に追加

本発明は、整数命令セットアーキテクチャを実行するために構成されたプロセッサエレメント、例えばマイクロプロセッサ又はマイクロコントローラに向けられる。 - 特許庁

To provide a microprocessor decoding a 32 bit length instruction in one clock in a 16 bit instruction set architecture provided with the 32 bit length instruction.例文帳に追加

３２ビット長命令を持つ１６ビット命令セットアーキテクチャにおいて、３２ビット長命令を１クロックでデコードすることができるマイクロプロセッサを提供する。 - 特許庁

To provide a method, a device, and a system allowing effective communication between respective instruction set architecture base sequencers having heterogeneous resources.例文帳に追加

本発明の課題は、異質なリソースを有する各命令セットアーキテクチャベースシーケンサの間の効果的な通信を可能にする方法、装置及びシステムに関する。 - 特許庁

To provide an effective technique for generating a vector mask, which is used in instruction set architecture of microprocessor architecture.例文帳に追加

本発明の課題は、マイクロプロセッサアーキテクチャの命令セットアーキテクチャにおいて使用される効果的なベクトルマスク生成技術を提供することである。 - 特許庁

To provide a method, a device, and a system for performing effective communication between instruction set architecture-based sequencers having heterogeneous resources.例文帳に追加

本発明の課題は、異質なリソースを有する各命令セットアーキテクチャベースシーケンサの間の効果的な通信を可能にする方法、装置及びシステムに関する。 - 特許庁

The method (and a system), for executing a mutiprocessor program created for a target instruction set architecture on a host computing system having a plurality of processors designed for processing an instruction of second instruction set architecture, includes a step which expresses each part of a program designed for being operated on one processor of a target computing system as one or two or more program threads to be executed on a host computing system.例文帳に追加

第２の命令セット・アーキテクチャの命令を処理するように設計された複数のプロセッサを有するホスト・コンピューティング・システム上でターゲット命令セット・アーキテクチャ用に作成されたマルチプロセッサ・プログラムを実行するための方法（およびシステム）は、ターゲット・コンピューティング・システムの１つのプロセッサ上で動作するように設計されたプログラムの各部分を、ホスト・コンピューティング・システム上で実行すべき１つまたは複数のプログラム・スレッドとして表現するステップを含む。 - 特許庁

The processor operates in a partial emulation model in which source instruction set architecture (ISA) instructions are directly processed in the direct execution mode and translated code generated by an emulation engine is processed in the emulation execution mode.例文帳に追加

プロセッサは、ソース命令セットアーキテクチャ（ＩＳＡ）命令は直接実行モードで直接処理され、エミュレーションエンジンが生成する変換済みコードはエミュレーション実行モードで処理される、という部分的なエミュレーションモデルで動作する。 - 特許庁

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility with the 16-bit fixed length instruction set by converting respective 16-bit instructions into one or plural sequences of 32-bit instructions.例文帳に追加

３２ビット固定長命令セットアーキテクチャを実行するように構成されたプロセッサエレメント１２は、各１６ビット命令を１つ又は複数の３２ビット命令のシーケンスに変換することによって１６ビット固定長命令セットアーキテクチャと後方互換性がある。 - 特許庁

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility to execute 16-bit fixed length instruction setting architecture by converting each of 16-bit instructions into one or more sequences of 32-bit instructions.例文帳に追加

３２ビット固定長の命令設定アーキテクチャを実行するように構成したプロセッサエレメント１２は、１６ビット命令の各々を一つ以上の３２ビット命令のシーケンスに変換することによって１６ビット固定長の命令設定アーキテクチャを実行するために後方互換性がある。 - 特許庁

The method and apparatus include: translating a software program by page units from a first instruction set architecture (ISA) into a second ISA using one or more processors of a set of the processors of a multi-processor system; and executing the translated software program by using the other dedicated processors of the multi-processor system.例文帳に追加

方法及び装置は、マルチプロセッサシステムのプロセッサのセットのうちの１つ以上のプロセッサを使用して、ソフトウェアプログラムを第１の命令セットアーキテクチャ（ＩＳＡ）から第２のＩＳＡにページ単位で変換し、前記マルチプロセッサシステムその他の専用のプロセッサを使用して前記変換されたソフトウェアプログラムを実行する。 - 特許庁

The invention comprises data storage means 222a configured to store a plurality of operating systems 223 and a virtual machine monitor application program configured to receive at least one instruction from each of the operating systems 223, communicate with a processor 216a according to the instruction set architecture, and switch operating system access to the processor 216a upon receipt of an electrical signal representing an event.例文帳に追加

各々のオペレーティングシステム２２３から少なくとも一つの指示を受け取って、命令セット・アーキテクチャによってプロセッサ２１６ａと通信して、イベントを表している電気信号を受けると、オペレーティングシステム・アクセスをプロセッサ２１６ａに移すように構成される複数のオペレーティングシステム２２３およびバーチャル・マシン・モニタ・アプリケーション・プログラムを格納するように構成されるデータストレージ手段２２２ａを備える。 - 特許庁