「FCK」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Switches S1 and S2 at both the ends of a capacitor Cr of an adjusting circuit 100 are switched at a frequency fck and the capacitor functions as a dummy resistance.例文帳に追加

調整回路１００のコンデンサＣｒは、その両端のスイッチＳ１，Ｓ２が周波数ｆｃｋによってスイッチングされ、擬似的な抵抗として機能する。 - 特許庁

Consequently, the time constant obtained by a resistance Rv2 and a capacitor Cr ends up having precision based upon the precision of the frequency fck of a clock signal.例文帳に追加

その結果、抵抗Ｒｖ２とコンデンサＣｒとによる時定数はクロック信号の周波数ｆｃｋの精度に準ずる精度を有することになる。 - 特許庁

Namely, the CPU 30 sends the prescribed signals (an FLM signal and an FCK signal, an SID signal and an SCK signal) composed of information for pattern control to the first and second control parts 37 to 40 through the respectively two signal wires (a signal wire for FLM/for FCK and a signal wire for SID/for SCK).例文帳に追加

即ち、第１，第２の制御部３７〜４０に対して、図柄制御を行うための情報から構成された所定信号（ＦＬＭ信号とＦＣＫ信号，ＳＩＤ信号とＳＣＫ信号）を各２本の信号線（ＦＬＭ用／ＦＣＫ用信号線，ＳＩＤ用／ＳＣＫ用信号線）を通じて伝送する。 - 特許庁

Display mode selecting signals MSC, which change the frequency of pixel clock signals of image signals, are applied to the terminal FCK from the external to change the pixel clock signals.例文帳に追加

この表示モード選択端子ＦＣＫに外部から画像信号の画素クロック信号の周波数を変更する表示モード選択信号ＭＳＣを印加して画素クロック信号を変更する。 - 特許庁

In a plurality of cascade-connected source drivers, each source driver has a latch LA1 which successively stores and holds a digital image signal Din of each pixel at the timing of FCK in a first horizontal scanning period.例文帳に追加

カスケード接続された複数のソースドライバにおいて、各ソースドライバは、第１の水平走査期間に各ピクセルのディジタル画像信号ＤｉｎをＦＣＫのタイミングで順次記憶保持するラッチＬＡ１を有する。 - 特許庁

Furthermore, the CPU 30 sends a DLT signal for defining the displaying mode of the pattern to the first control part 37 through the signal wire for FCK and to the second control parts 38 to 40 through a signal wire for DLT.例文帳に追加

また、図柄の表示態様を確定するＤＬＴ信号をＦＣＫ用信号線を介して第１の制御部３７に、ＤＬＴ用信号線を介して第２の制御部３８〜４０に伝送する。 - 特許庁

When this timing Fck overlaps with the variation timing of the set data because of the delay time τ of the frequency division ratio control circuit 7, the N counter 9 and A counter 10 input abnormal data, so that the phase of the PLL circuit is not locked.例文帳に追加

このタイミングＦckが、分周比制御回路７の遅延時間τにより、設定データの変化タイミングと重なると、Ｎカウンタ９とＡカウンタ10が異常データを取り込み、ＰＬＬ回路が位相同期しなくなる。 - 特許庁

The mask processing part 34 masks a reset signal XRST based on the access control clock FCK from the access control part 36, and supplies the masked reset signal MXR to the access control part 36.例文帳に追加

マスク処理部３４は、アクセス制御部３６からのアクセス制御用クロックＦＣＫに基づいてリセット信号ＸＲＳＴのマスク処理を行い、マスク処理後のリセット信号ＭＸＲをアクセス制御部３６に供給する。 - 特許庁

A filter signal fil outputted from a buffer size determining circuit 21 along with a buffer size control signal Pz is synchronized with a clock signal CK for controlling data output thus generating a filter signal fck.例文帳に追加

バッファサイズ決定回路２１からバッファサイズ制御信号Ｐｚとともに出力されたフィルター信号ｆｉｌを、データ出力を制御するクロック信号ＣＫに同期させることでフィルター信号ｆｃｋを生成する。 - 特許庁

The access control part 36 outputs an access control clock FCK for controlling read or write access to the non-volatile storage part 60, to control read or write access to the non-volatile storage part 60.例文帳に追加

そして、アクセス制御部３６は、不揮発性の記憶部６０の読み出し又は書き込みのアクセス制御を行うためのアクセス制御用クロックＦＣＫを出力し、不揮発性の記憶部６０に対する読み出し又は書き込みのアクセス制御を行う。 - 特許庁