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Weblio 辞書 > 英和辞典・和英辞典 > Gate Typeに関連した英語例文

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Gate Typeの部分一致の例文一覧と使い方

該当件数 : 3553



例文

This flat display device has a plurality of electric field emission type cathodes K, a high voltage electrode which fixedly supplies an intense electric field forms a Schottky barrier which makes possible electrons being emitted from the cathodes K to the surfaces of the cathodes K, a two dimensional MOS gate array which controls electron emission from the cathodes K, and a phosphor layer which glows by impacts of electrons selectively emitted from the cathodes K.例文帳に追加

複数の電界放出型カソードKと、その複数のカソードKの表面に、その複数のカソードKからの電子放射を可能にし得るショットキーバリアを形成する強電界を固定的に与える高圧電極と、複数のカソードKに接続され、その複数のカソードKからの電子の放射の有無を制御する2次元MOSゲートアレイと、複数のカソードKから選択的に放出された電子の衝撃によって、光輝せしめられる蛍光体層Pとを有する。 - 特許庁

This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, gate pads 9 provided by the cell blocks 8, main emitter electrodes 10 provided by cell blocks 8, and two subordinate emitter electrodes 11 and 12, which are provided to one of the cell blocks 8 to constitute current mirrors with the main emitter electrodes 10 and differing in the number of unit cells.例文帳に追加

本発明の電圧駆動型パワー素子は、半導体基板2の表面に設けられた複数のセルブロック8を備え、これら複数のセルブロック8毎にそれぞれ設けられた複数のゲートパッド9を備え、複数のセルブロック8毎にそれぞれ設けられた複数の主エミッタ電極10を備え、複数のセルブロック8の中の1つのセルブロック8に設けられ前記主エミッタ電極10とカレントミラーを構成するものであってユニットセルの個数が異なる2個の従エミッタ電極11、12を備えるように構成したものである。 - 特許庁

例文

The transistor-type ferroelectric memory 100 includes a substrate 10, a gate electrode 20 formed on the substrate 10, a ferroelectric layer 30 formed on the substrate to cover the electrode 20, a source electrode 40 formed on the layer 30, a drain electrode 42 formed on the layer 30 and located separately from the source electrode 40, and a channel layer 50 formed on the layer 30 and located between the electrodes 40 and 42.例文帳に追加

トランジスタ型強誘電体メモリ100は、基板10と、前記基板10の上方に形成されたゲート電極20と、前記ゲート電極20を覆うように前記基板の上方に形成された強誘電体層30と、前記強誘電体層30の上方に形成されたソース電極40と、前記強誘電体層30の上方に形成され、前記ソース電極40と離間して位置するドレイン電極42と、前記強誘電体層30の上方に形成され、前記ソース電極40と前記ドレイン領域42との間に位置するチャネル層50と、を含む。 - 特許庁





  
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