「Gate Type」に関連した英語例文の一覧と使い方(65ページ目) - Weblio英語例文検索

To solve the problem that a depletion type transistor arranged between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected is put in an ON state although it should be put in an OFF state when the output transistor is put in an ON state.例文帳に追加

ソースフォロワ構成の出力トランジスタのゲートと負荷が接続される出力端子との間に設けられたデプレーション型トランジスタは、出力トランジスタがオン状態のときはオフ状態となるべきところ、オン状態となってしまう。 - 特許庁

The voltage generation circuit has a resistor R1 connected to the ground level and an n-type MOS transistor T1 in which a reference voltage V1 generated by applying a constant current to the resistor R1 from a constant current source Io is input to the gate.例文帳に追加

その電圧発生回路は、接地電位に接続された抵抗Ｒ１と、定電流源Ｉｏから抵抗Ｒ１に定電流を流すことにより発生する基準電圧Ｖ１がゲートに入力されるｎ型ＭＯＳトランジスタＴ１とを有している。 - 特許庁

This roof gate type breakwater 11 includes a fixing device for fixing the mooring rope 18 pulled out above the water surface and a releasing device provided on the other end side of the mooring rope 18 to release mooring of the mooring rope 18 as required.例文帳に追加

係留ロープ１８の他端側に設けられ、水面上に引き出された係留ロープ１８を固定する固定装置と、係留ロープ１８の他端側に設けられ、必要時に係留ロープ１８の係留を解除する解除装置を備える。 - 特許庁

In this high side type driving circuit provided with an N channel MOS transistor Tr0 on an energizing route to an electric load 4, a Zener diode ZD1 is provided between the drain and source of the transistor Tr0 and a diode D1 is provided between a gate and the ground.例文帳に追加

電気負荷４への通電経路上にＮチャネルＭＯＳトランジスタＴｒ０を備えたハイサイド型の駆動回路において、トランジスタＴｒ０のドレイン−ソース間にツェナーダイオードＺＤ１を設け、ゲート−グランド間にダイオードＤ１を設ける。 - 特許庁

In addition, an n-type impurity region is formed by implanting ions into a drain cell DC1 and field oxide films IS1a and IS1b so that the ions pass through the films IS1a and IS1b by using the gate electrodes 142a-142c as masks.例文帳に追加

また同じく上記ゲート電極をマスクとして、ドレインセルＤＣ１およびフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに対してそれらフィールド酸化膜を貫通させるようなイオン注入を行って、Ｎ型の不純物領域を形成する。 - 特許庁

When incorporating a Schottky junction into a MOSFET, the Schottky junction is positioned at a place distant from a p-body region 6 and a gate electrode 10 of the MOSFET so that the ends of the Schottky junction are surrounded by p-type shallow junctions.例文帳に追加

ＭＯＳＦＥＴにショットキー接合を内蔵させるときに、ショットキー接合はＭＯＳＦＥＴのｐボディ領域６とゲート電極１０と隔てられた場所に配置し、ショットキー接合の端部をｐ型の浅い接合によって囲まれるようにする。 - 特許庁

The semiconductor transistor has a substrate 501, a buffer layer 502, a first nitride semiconductor layer 503, a second nitride semiconductor layer 504, a p-type nitride semiconductor layer 506, a source electrode 508, a drain electrode 509 and a gate electrode 510.例文帳に追加

半導体トランジスタは、基板５０１、バッファ層５０２、第１窒化物半導体層５０３、第２窒化物半導体層５０４、ｐ型窒化物半導体層５０６、ソース電極５０８、ドレイン電極５０９およびゲート電極５１０を備えている。 - 特許庁

In the internal circuit of a semiconductor integrated circuit including a multilayered metallic wiring, a gate electrode film of a MOS type semiconductor element formed on a semiconductor substrate is connected with an intentionally formed diode by means of a metallic wiring on the lowermost layer.例文帳に追加

多層金属配線の半導体集積回路の内部回路において、半導体基板上に形成されたＭＯＳ型半導体素子のゲート電極膜に最下層の金属配線を介して、意図的に形成したダイオードを接続した構造とする。 - 特許庁

To realize a method for manufacturing a multi-layered resist structure substrate and a T type dummy gate structure substrate, which can form a coated oxide film layer of a uniform thickness, can easily remove a resist layer and can prevent reduction in mechanical strength of the substrate.例文帳に追加

塗布酸化膜層の厚みが均一であり、かつ、レジスト層の除去が容易であり、さらに、基板の機械的強度の低下を生じることのない多層レジスト構造基板およびＴ型ダミーゲート構造基板の製造方法を提供する。 - 特許庁

A polycrystalline silicon TFT of bottom gate type is thermally treated at 500 to 700°C through a furnace annealing method, in a state in which at least an insulating film is formed on a channel forming region, and furthermore the insulating film is not removed.例文帳に追加

ボトムゲート型の多結晶シリコンＴＦＴで、少なくともチャネル形成領域の上に絶縁膜がある状態で、ファーネスアニール法を用いて５００℃〜７００℃で熱処理を行い、さらにその絶縁膜を除去しないことを特徴とする。 - 特許庁

A constant current circuit can be operated when a power supply voltage VDD is higher than the addition voltage of the voltage Vds 10 between a drain and a source of a depletion type NMOS transistor 10 and voltage Vgs 15 between a gate and a source of an NMOS transistor 15.例文帳に追加

電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。 - 特許庁

To solve the problems of the conventional rectifier-type current limiters wherein, two switching devices per phase and two sets of gate control circuits are required and two sets of snubber circuits are requires as a result, complicating the device structure and making it high in device price, and slow in interrupting speed.例文帳に追加

従来の整流型限流器ではスイッチング素子が１相当たり２個必要であり、これに伴いゲート制御回路やスナバ回路が２組ずつ必要となり装置構成が複雑で且つ高価になるとともに遮断速度が遅い。 - 特許庁

To provide a lead-free insulating glass material having acid resistance, which is not eroded by the etchant (such as nitric acid) when a metal gate electrode is chemically etched, for the development of an electronic material substrate represented by a field emission type display.例文帳に追加

電界放出型ディスプレイに代表される電子材料基板開発で、金属ゲート電極をケミカルエッチングする際に、そのエッチャント（例えば硝酸など）によって侵食されない耐酸性を有する無鉛絶縁性ガラス材料が求められている。 - 特許庁

A positioning mark is formed in a wiring surface side of a silicon substrate by appropriating an active region or a gate electrode used in a MOS transistor preparation process, for example, for stepper positioning in a manufacturing process of a backside illumination type CMOS image sensor.例文帳に追加

裏面照射型ＣＭＯＳイメージセンサの製造工程において、ステッパ合わせを行うために、例えばＭＯＳトランジスタ作成工程で用いる活性領域またはゲート電極を流用してシリコン基板の配線面側に位置合わせマークを形成する。 - 特許庁

The gate electrode 20 is doped as an N-type, and an electrode 20b, a section located on the first and second impurity diffusion regions, has a lower concentration of impurity than an electrode 20a, which is a section located upward of the channel region.例文帳に追加

ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 - 特許庁

To provide a single terminal type liquid crystal display panel capable of efficiently forming gate wiring, source wiring, and connection wiring on a TFT substrate, suppressing the increase of wiring resistance and capacitance caused at a connection wiring crossing part and suppressing occurrence of display unevenness.例文帳に追加

ＴＦＴ基板に、ゲート配線、ソース配線、つなぎ線を効率よく形成し、配線抵抗の増加、および、つなぎ線交差部に生じる容量を抑制でき表示ムラの発生を抑制することの可能な片端子型液晶表示パネルを提供する。 - 特許庁

Charge holding portions 10A, 10B are formed on both sides of the gate electrode 13 respectively, and first and second diffusion-layer regions 17, 18 with a second conductive type are formed on regions of the semiconductor substrate 11 corresponding to the portions 10A, 10B, respectively.例文帳に追加

ゲート電極１３の両側に電荷保持部１０Ａ，１０Ｂを夫々形成し、電荷保持部１０Ａ，１０Ｂに対応する半導体基板１１の領域に第２導電型の第１，第２の拡散層領域１７，１８を夫々形成する。 - 特許庁

A first impurity layer 109 having a different conductivity type from a source-drain region 108 is formed beneath a gate electrode 104 in a substrate 101, and a second impurity layer 110 having a different conductivity type from the source-drain region 108 is formed beneath the first impurity layer 109 in the substrate 101.例文帳に追加

基板１０１におけるゲート電極１０４の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第１の不純物層１０９が形成されていると共に、基板１０１における第１の不純物層１０９の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第２の不純物層１１０が形成されている。 - 特許庁

A piled-up silicon compound layer 12i provided on a P-type source/drain diffused layer 12g of a P-channel MOSFET 12 is formed, in such a way that the boundary between the layers 12i and 12g becomes nearly flat and is nearly flush with the boundary between an N-type well area 12b and a gate insulating film 12c.例文帳に追加

たとえば、ＰチャネルＭＯＳＦＥＴ１２のＰ型ソース／ドレイン拡散層１２ｇ上に設けられる、Ｃｏシリサイド膜からなる積み上げ構造のシリコン化合物層１２ｉを、Ｐ型ソース／ドレイン拡散層１２ｇとの界面が、略平坦で、かつ、Ｎ型ウェル領域１２ｂとゲート絶縁膜１２ｃとの界面と略同じ高さとなるようにする。 - 特許庁

For the thin film transistor 20, which switches the light- emitting element 10, the semiconductor active layer 13 composed of i-type ZnO is formed via an insulation layer 12 composed of SiO_2 on a gate 11 composed of ZnO and a drain 15 and a source 16 composed of ITO are formed via a contact layer 14, composed of n-type ZnO on the semiconductor active layer 13.例文帳に追加

発光素子１０をスイッチングする薄膜トランジスタ２０は、ＺｎＯから成るゲート１１上にＳｉＯ_2から成る絶縁層１２を介してｉ型のＺｎＯから成る半導体活性層１３を形成し、半導体活性層１３上にｎ型のＺｎＯから成るコンタクト層１４を介してＩＴＯから成るドレイン１５及びソース１６を形成する。 - 特許庁

A side wall is formed on the lateral sides of a gate electrode 4 in an n-channel transistor formation schedule region 51n by etching back the insulating film 6, and an n-type impurity introduced region is formed within the n-channel transistor formation scheduled region 51n by introducing an n-type impurity in the top surface of the semiconductor substrate 1 using the side wall as a mask.例文帳に追加

絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。 - 特許庁

A normally-on type SiC-JFET 2 and a normally-off type Si-MOSFET 4 constituting a hybrid power device are cascode-connected by mutually connecting sources and drains of the FETs 2 and 4, and a gate of the SiC-JFET 2 and a source of the Si-MOSFET 4 are connected via a switching speed adjusting resistor 10.例文帳に追加

ハイブリッドパワーデバイスを構成するノーマリオン型のＳｉＣ−ＪＦＥＴ２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とは、各ＦＥＴ２、４のソース及びドレインを互いに接続することによりカスコード接続されており、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースはスイッチング速度調整用の抵抗１０を介して接続されている。 - 特許庁

Output potential variation occurring instantaneously upon turning off the switch is suppressed and a penetration voltage can be brought substantially to zero when a switch comprising n-type and p-type field effect transistors is turned off by applying a voltage Vin-Vdd/2 to the back gate electrode, where Vin is the input voltage of the complementary switch circuit and Vdd is a power supply voltage.例文帳に追加

相補型スイッチ回路の入力電圧をＶｉｎとし、電源電圧をＶｄｄとした場合、Ｖｉｎ−Ｖｄｄ／２の電圧をこのバックゲート電極に印加することにより、スイッチが切れる瞬間に生じる出力電位変動を低減して、ｎ型とｐ型の電界効果トランジスタのスイッチのオフ時の突き抜け電圧をほぼ０にすることができる。 - 特許庁

To provide a shutter mechanism of a raw material charging chute of an electric furnace for adjusting and stopping the supply of a raw material by disposing a slide-type gate plate shaking and striking a grate section of the raw material charging chute, in an arc resistance type electric furnace for preparing molten metal by melting and reducing oxidized ore by carbon.例文帳に追加

本発明は、酸化鉱石をカーボンにより溶融還元して溶融金属を得ることができるアーク抵抗式電気炉において、原料投入シュートのロストル部に震動打撃を行うスライド式ゲート板を設けることにより原料の供給調整停止することができる電気炉の原料投入シュートのシャッター機構を提供する。 - 特許庁

An automatic ticket gate has an authentication processing setting means which sets up to perform mutual authentication processing on ahead to specific one non-contact type IC card out of a plurality of non-contact type IC cards, and an authentication processing control means to perform mutual authentication processing according to the order set up by the authentication processing setting means.例文帳に追加

自動改札機は、複数枚の非接触型ＩＣカードのうち、特定の一枚の非接触型ＩＣカードに対して先に相互認証処理を行うように設定する認証処理設定手段と、その認証処理設定手段で設定された順序に従って相互認証処理を行う認証処理制御手段とを有している。 - 特許庁

In the n-type MOS transistor Q10b, the p-type impurity of low concentration is introduced in an LDD region 8, and since drain side and source side n+ impurity regions 10 are separated from a channel-forming region by such a p- impurity region, the gap of drain and source is held in off state, even if the gate voltage is impressed.例文帳に追加

ｎ型ＭＯＳトランジスタＱ１０ｂにおいては、ＬＤＤ領域８に低濃度のｐ型不純物が導入されており、このｐ−不純物領域によってドレイン側およびソース側のｎ＋不純物領域１０がチャネル形成領域から分離されるため、ゲート電圧を印加してもドレイン−ソース間はオフ状態に保持される。 - 特許庁

A voltage regulator comprises; an N-type depression MOS transistor TR1 having a drain connected to a positive electrode side of a power source, a source side connected to a stabilizing capacitance 3, and a gate applied with a constant reference voltage Vref; and an output terminal to connect a load circuit 4 between the source of the N-type depression MOS transistor TR1 and the stabilizing capacitance 3.例文帳に追加

ドレインが電源の正電極側に接続され、ソース側が安定化容量３に接続されるとともにゲートに一定の基準電圧Ｖｒｅｆが印加されるＮ型デプレッションＭＯＳトランジスタＴＲ１と、Ｎ型デプレッションＭＯＳトランジスタＴＲ１のソースと安定化容量３との間に負荷回路４を接続するための出力端子とを有する。 - 特許庁

To improve performance by mounting a water-cooling type engine while keeping the compact whole length of a machine body, in a riding type mowing machine arranging a motive portion at a rear part of a traveling machine body equipped with a front wheel and a rear wheel, installing a driver's seat before the motive portion, and raising a gate-shaped falling protecting frame behind the driver's seat.例文帳に追加

前輪および後輪を備えた走行機体の後部に原動部を配備し、この原動部の前側に運転座席を設置するとともに、運転座席の後側に門形の転倒保護フレームを立設した乗用型草刈機において、機体全長のコンパクト化を損なうことなく水冷式のエンジンを搭載して高能力化を図る。 - 特許庁

Trench N-regions 28 as N-type semiconductor regions which are formed so as to come into contact with trench gates 26 via gate insulating films 27 such as silicon oxide films or the like and whose impurity concentration is high are connected in a ladder shape in emitter N-regions 30 as N-type semiconductor regions which are shallower than the trench regions 28 and whose impurity concentration is high.例文帳に追加

シリコン酸化膜等のゲート絶縁膜２７を介してトレンチゲート２６に接するように形成された不純物濃度の高いＮ型半導体領域であるトレンチＮ領域２８を、このトレンチＮ領域２８より浅い不純物濃度の高いＮ型半導体領域であるエミッタＮ領域３０で梯子状に接続する。 - 特許庁

The semiconductor device 20 is provided with an SiC substrate 21, an undope GaN layer 22, an Si dope n-type AlGaN layer 23 which are formed sequentially on the SiC substrate 21, a TiAl source electrode 24, a TiAl drain electrode 25, and an NiAu gate electrode 26 which are formed respectively on the Si dope n-type AlGaN layer.例文帳に追加

半導体装置２０は、ＳｉＣ基板２１と、このＳｉＣ基板２１上に順次形成されたアンドープＧａＮ層２２と、Ｓｉドープｎ型ＡｌＧａＮ層２３と、このＳｉドープｎ型ＡｌＧａＮ層上にそれぞれ形成されたＴｉＡｌソース電極２４と、ＴｉＡｌドレイン電極２５と、ＮｉＡｕゲート電極２６とを備える。 - 特許庁

The edges (edge on side of source 7) of the N-type drain region 4 and the edges of a pair of N-type source regions 7 and 7 formed on both the sides of the drain region 4 are positioned through a self-aligned method in which the gate electrodes 6a and 6b are used as mask, by which the drain region 4 and the source regions 7 are formed.例文帳に追加

Ｎ型ドレイン領域４の両端縁（ソース７側の両端縁）及びこのＮ型ドレイン領域４の両側に形成される一対のＮ型ソース領域７、７のドレイン４側の端縁を、共に、第１及び第２のゲート電極６ａ、６ｂをマスクとするセルフアラインにより位置規定するするように、ドレイン領域４及びソース領域７を形成する。 - 特許庁

The semiconductor device according to the present invention comprises: an active region 1 of a first conductivity type including a transistor structure comprised of a drain region 9, a source region 34, and a gate electrode 4; and a ring-shaped region 20 of the first conductivity type, wherein the ring-shaped region extends from a surface of the active region into the active region and substantially surrounds the transistor structure.例文帳に追加

本発明の半導体装置は、ドレイン領域９，ソース領域３４，ゲート電極４のトランジスタ構造を含む、第１伝導型の活性領域１と、第１伝導型の環形領域２０とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる。 - 特許庁

To provide a semiconductor device containing a MOSFET wherein influence of thermal process is little, control of a threshold value is easy when micronization is advanced, and a source/drain region and a gate are constituted of mutually inverse conductivity type semiconductor, and a method of manufacturing the device.例文帳に追加

熱工程の影響を受け難く、微細化が進んでもしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供する。 - 特許庁

After a gate electrode 28 is formed by vacuum deposition or sputtering on a supporting substrate 26, an i-type amorphous silicon film 30 is deposited by thermal CVD of 650°C of silane and in this stage, the structure body is immersed in high pressure water of 110°C for 15 hours.例文帳に追加

支持基板２６の上に真空蒸着あるいはスパッタ法によりゲート電極２８を形成した後、シランの６５０℃の熱ＣＶＤによりｉ型アモルファスシリコン膜３０を堆積し、この段階でこの構造体を１１０℃の高圧水に１５時間浸漬する。 - 特許庁

The source terminal of the N-type MOS transistor 160 is connected to the ground potential level; a set signal is supplied to the gate terminal in a pixel unit only for the flip-flop FF corresponding to the pixel for writing and this set signal brings the node 1 into the ground potential level.例文帳に追加

Ｎ型ＭＯＳトランジスタ１６０のソース端子は接地電位レベルに接続され、ゲート端子には書き込み対象の画素に対応するフリップフロップＦＦにのみ、画素単位でセット信号が供給され、このセット信号によりノードＮ１は接地電位レベルとされる。 - 特許庁

To provide a display device that can stably keep the operation characteristic in a bottom-gate type organic thin-film transistor without being affected by an electrode formed in its upper layer and that can allow high reliable display by using it as a driving element.例文帳に追加

ボトムゲート型の有機薄膜トランジスタにおける動作特性を、その上層に設けた電極の影響を受けることなく安定した特性に維持することが可能で、これを駆動素子とすることにより信頼性の高い表示が可能な表示装置を提供する。 - 特許庁

In the MOS transistor, a source region 2 and a drain region 3 formed in a semiconductor substrate 1 adjoin each other holding a gate 4 therebetween which is formed into a lattice type, and the transistor includes metal wires 5, 6, 7 of three layers which are formed in order on the semiconductor substrate 1.例文帳に追加

半導体基板１に形成されたソース領域２およびドレイン領域３が格子状に形成されたゲート４を挟んで互いに隣接するＭＯＳトランジスタにおいて、半導体基板１上に順次形成された３層のメタル配線５、６、７とを有する。 - 特許庁

To obtain an insulated gate N-channel field effect type transistor having high breakdown voltage and a high ESD endurance strength without increasing a process and a circuit, and the body potential of an element can be set freely without recourse to semiconductor substrate potential in a BiCMOS integrated circuit.例文帳に追加

ＢｉＣＭＯＳ集積回路において、工程や回路面積を増加させずに、高耐圧と高ＥＳＤ耐量を有し、素子のＢｏｄｙ電位を半導体基板電位によらず自由に設定できる絶縁ゲートＮチャネル電界効果型トランジスタを提供する。 - 特許庁

To provide a bulky pigment-coated paper for printing, produceable in good production efficiency, hardly having defects of coating unevenness on the surface of the coated paper, and providing good finish of printing by a transfer-type coating machine referred to as a film sizer, a metering size press or the like except a gate roll.例文帳に追加

本発明の目的は、ゲートロールを除くフィルムサイザー、メタリングサイズプレス等と呼ばれる転写型塗工機によって、生産効率が良好で、塗被紙面上に塗被ムラの欠点がなく、印刷上りも良好な、嵩高な印刷用顔料塗被紙を得ることである。 - 特許庁

On the surface of a silicon substrate 1, a gate oxide film 3 is formed, thereon an N-type polycrystalline silicon film 4 is formed, furthermore thereon a silicon nitride film 5 for preventing impurity diffusion is formed, and the films 3, 4, 5 are patterned so as to left in an NMOS region.例文帳に追加

シリコン基板１の表面上にゲート酸化膜３を形成し、その上にｎ型の多結晶シリコン膜４を形成し、さらにその上に不純物拡散防止用のシリコン窒化膜５を形成し、これらをｎＭＯＳ領域に残すようにパターニングする。 - 特許庁

A gate control type field emission structure comprises an emitter electrode (46), an electric insulating layer (48) to form the upper layer, and one or two or more electron emitting elements (52) installed in one or two or more aperture portions extended penetrating this insulating layer.例文帳に追加

ゲート制御式電界放出構造が、エミッタ電極（４６）、上層をなす電気的絶縁性層（４８）、この絶縁性層を貫通して延在する１または２以上の開口部分内に設置された１または２以上の電子放出性素子（５２）を有する。 - 特許庁

The reflection type liquid crystal display device has a plurality of thin film transistors on one main surface of one of two substrates 1a holding a liquid crystal layer, a gate wiring group 2, a source wiring group 7e, and a plurality of reflection pixel electrodes 21 connected with respective drain electrodes of a plurality of the thin film transistors.例文帳に追加

液晶層を狭持する２枚の基板1aの一方の一主面上に、複数の薄膜トランジスタと、ゲート配線群2と、ソース配線群7aと、前記複数の薄膜トランジスタのドレイン電極7bに各々接続された複数の反射画素電極21とを有する。 - 特許庁

A diode 14 is connected between primary winding 11 and a switching element 15 and between a first terminal 12a of secondary winding 12 and a gate of a voltage controlled type transistor 50, a resistor 18, a diode 19, a diode 20 and a resistor 22 are connected in series in this order from a side of the first terminal 12a.例文帳に追加

一次巻線11とスイッチング素子15との間にダイオード14が接続され、二次巻線12の第１端子12ａと電圧制御型トランジスタ50のゲートとの間に、抵抗18、ダイオード19、ダイオード20及び抵抗22が第１端子12ａ側からその順で直列に接続されている。 - 特許庁

Then, if it is defined that the width of a part arranged in the outside of the groove 5 from between the gate extraction electrode 8 and the resistivity of an n^- type single-crystal silicon layer 1B are CHSP and ρ (Ω cm), respectively, the CHSP is set to satisfy the relation: CHSP≤3.80+0.148ρ.例文帳に追加

その際、ゲート引き出し電極８のうち溝５の外部に配置された部分の幅をＣＨＳＰとし、ｎ^−型単結晶シリコン層１Ｂの抵抗率をρ（Ω・ｃｍ）とすると、ＣＨＳＰ≦３．８０＋０．１４８ρとなるようにそのＣＨＳＰを設定する。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁