「Gate Type」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

To provide a laminate molding method, with which a multi-layered molding excellent in drape can be efficiently manufactured by a method wherein the sagging of an injected molten resin is eliminated and, at the same time, a skin material is prevented from being damaged in the neighborhood of a gate in a laminate molding method with a horizontal mold clamping type injection molding machine.例文帳に追加

本発明の目的は、横型締めタイプの射出成形機を使用して貼合わせ成形を行なう方法において、射出した溶融樹脂の垂下がりをなくするとともに、ゲート部付近の表皮材の損傷を防止し、風合の優れた多層成形品を効率的に製造できる貼合わせ成形方法を提供することにある。 - 特許庁

In a trench insulated gate type semiconductor device, a trench surface pattern is provided in which both of the parallel trench parts 9a that are different in the surface spacing of a trench 9 are coupled without crossing with skewed trench parts 9b; and the orientations of the sidewall surfaces of the parallel trench parts 9a are equivalent orientations {100} that are orthogonal to the orientation (100) of a principal surface.例文帳に追加

トレンチ９の表面間隔の異なる平行トレンチ部分９ａ同士は斜行トレンチ部分９ｂによって交差すること無く連結されるトレンチ表面パターンを備え、前記平行トレンチ部分９ａの側壁面の面方位が、前記主面の面方位（１００）と直交する等価な面方位｛１００｝であるトレンチ絶縁ゲート型半導体装置。 - 特許庁

Two P-type MOS Trs are serially connected between a node 106A of the signal line and the Vcc, a source S is connected to the Vcc together with a gate G electrode and a substrate, and a drain D is connected to D of a Tr 111B in a Tr 111A and S of the Tr 111B is connected to the signal line, together with the G electrode and the substrate.例文帳に追加

信号線のノード１０６ＡとＶｃｃ間には２つのＰ型ＭＯＳＴｒが直列に接続され、Ｔｒ１１１ＡではソースＳがゲートＧ電極や基板と共にＶｃｃに、ドレインＤがＴｒ１１１ＢのＤに接続され、Ｔｒ１１１ＢのＳはＧ電極及び基板と共に信号線に接続されている。 - 特許庁

In an insulating gate type semiconductor device 1 having a current density of ≥1,600 A/cm^2, a metal plate 8 is used as a means for connecting an electrode 2 covering the surface of an element region er with leads 13, 14, 15 and a fixing area of the electrode and the metal plate is 25% or larger in an area of an overlapping part 2o of the electrode.例文帳に追加

１６００Ａ／ｃｍ^２以上の電流密度を有する絶縁ゲート型半導体装置１において、素子領域ｅｒの表面を覆う電極２とリード１３、１４、１５との接続手段接続手段として金属プレート８を用い、電極と金属プレートとの固着面積を電極の重畳部２ｏの面積の２５％以上とする。 - 特許庁

The memory cell array is provided with a first memory cell area where data are written according to whether or not electrons 90 are injected into a floating gate 29 of a memory transistor 23 and a second memory cell area where data are written according to whether or not a p-type impurity area 55 functioning as a channel area is formed in a memory transistor 43.例文帳に追加

メモリセルアレイは、メモリトランジスタ２３のフローティングゲート２９に電子９０が注入されるか否かでデータの書き込みが行われる第１のメモリセル領域と、メモリトランジスタ４３にチャネル領域として機能するｐ型の不純物領域５５が形成されるか否かでデータが書き込まれる第２のメモリセル領域とを有している。 - 特許庁

Using a thin film 50 of crystalline sapphire formed on a substrate 1 as a seed, a single crystal silicon layer 7 is formed from a low melting point metal layer of molten polysilicon through heteroepitaxial growth and the single crystal silicon layer 7 is employed in a top gate type MOSFET of an electrooptic device, e.g. a display section-peripheral drive circuit integrated LCD.例文帳に追加

基板１に形成した結晶性サファイア薄膜５０をシードにして多結晶シリコン等を溶解した低融点金属層からヘテロエピタキシャル成長により単結晶シリコン層７を形成し、この単結晶シリコン層７を表示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置のトップゲート型ＭＯＳＴＦＴに用いる。 - 特許庁

To provide a thin film transistor type liquid crystal display the manufacturing processes of which are simplified by constituting a bridge part connecting divided gate lines or source lines from the same material as the pixel part, and in which a favorable contact state of the lines can be obtained by forming the bridge part via a hole formed in an insulating film.例文帳に追加

本発明は、分断形成したゲート配線あるいはソース配線を接続する橋絡部を画素部と同一材料で構成することで製造工程を簡略化し、絶縁膜に設けた孔を介して橋絡部を形成することで良好にコンタクトすることができるようにした薄膜トランジスタ型の液晶表示装置の提供を目的とする。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

The current detecting circuit is formed of a p-type output MOS transistor M1 as an element to be protected, a clamping circuit 1 for clamping a gate-source voltage of the output MOS transistor M1, a detecting circuit 2 for detecting operation of the clamping circuit 1, and a comparator circuit 3 for comparing the reference potential Vref and potential of output signal Out.例文帳に追加

本発明の電流検知回路は、被保護素子であるｐ型の出力ＭＯＳトランジスタＭ１と、出力ＭＯＳトランジスタＭ１のゲート・ソース間電圧をクランプするクランプ回路１と、クランプ回路１が動作したことを検出する検出回路２と、基準電位Ｖｒｅｆと出力信号Ｏｕｔの電位を比較するコンパレータ回路３で構成されている。 - 特許庁

To provide a trap type gate door having a long service life being smoothly opened/closed without causing the sudden rotation of arm means and the door and the generation of unpleasant sound caused by the crash of the arm means even when manual force applied to the door is larger than normal regardless of the season as a result of eliminating temperature dependency.例文帳に追加

温度依存性をなくし得る結果、季節に拘わらず、扉にかける手動力が通常より大きい場合においても、アーム手段及び扉に急激な回動を生じさせることなしに、スムーズに扉を開閉することができ、アーム手段の激突による不快音の発生をなくし得、寿命の長い跳ね上げ式門扉を提供すること。 - 特許庁

In the fabricating method for the cold cathode device having a field emission cold cathode comprising a cathodic bus bar formed on a substrate and silicon electrically connected to the cathodic bus bar and a gate electrode arranged away from the electron emission cold cathode, a process is provided of adding an n-type impurity in an electron emitting area of the field emission cold cathode.例文帳に追加

基板に形成された陰極母線及び該陰極母線に電気的に接続されるシリコンからなる電界放出冷陰極を有すると共に、前記電界放出冷陰極から離間して配設されるゲート電極を有する冷陰極装置の作製方法において、前記電界放出冷陰極の電子放出領域にｎ型の不純物を添加する工程を備える。 - 特許庁

Writing of information is performed only once by generating a photochromic phenomenon by two photon absorption at a core layer in which information is to be written by using gate light GL introduced as a wave light to the core layer and data light WL on which information is superimposed and which is introduced from an interface of a plane type optical waveguide and forming a scattering factor of the wave light.例文帳に追加

情報を書き込むコア層に導波光として導入したゲート光ＧＬと、情報が重畳され平面型光導波路の界面から導入したデータ光ＷＬとにより、情報を書き込むコア層に、２光子吸収によるホトクロミック現象を生じさせ、導波光の散乱要因を形成することにより、１度だけ情報の書込を行う。 - 特許庁

A mechanism 10 for suppressing propagation is constituted to be installed to a farm field travelling apparatus 1 equipped with a machine body frame 2 formed in a gate type crossing over a planted crop row in a farm field and a pair of crawlers 3 mounted on both sides of the machine body frame 2 to suppress propagation of objects inhibiting growth of farm crops between crop roots and/or the crop roots of the farm crop C.例文帳に追加

本発明の繁殖抑制機構１０は、圃場に植設された農作物列を跨ぐ門型に形成された機体フレーム２と、該機体フレーム２の両側部に設けられた一対のクローラ３とを備えた圃場走行装置１に装備され、農作物Ｃの列の株間又は／及び株際における農作物生育阻害対象の繁殖を抑制するように構成されている。 - 特許庁

A gate type reader 16 reads in a contactless state an analyte management number given to each analyte when the analyte sampled at customer facilities is sent from a business office and a processing part 10 confirms that the analyte to be sent is present in a box for transportation according to the read analyte management number and request information stored in a request information storage part 14.例文帳に追加

顧客施設において採取した検体を営業所から発送する時点において検体毎に付与された検体管理番号をゲート型リーダ16により非接触で読み取り、処理部10において、読み取られた検体管理番号と依頼情報記憶部14に記憶されている依頼情報に基づいて発送すべき検体が輸送用ボックスの中に存在することを確認する。 - 特許庁

A gate type RFID reader 7 installed at a library exit reads in the ID information about a book 2 carried out by the user and collates it with the ID information sent from the RFID-reader-mounted lending portable terminal 11 to prevent a book 2 without borrowing record registration in the RFID-reader-mounted lending portable terminal 11 from being carried out.例文帳に追加

また、図書館出口に設けられたゲート式ＲＦＩＤリーダ７が利用者が持ち出す図書２のＩＤ情報を読み込んで、ＲＦＩＤリーダ付貸出用携帯端末１１から送信されてきたＩＤ情報と照合して、ＲＦＩＤリーダ付貸出用携帯端末１１に借用記録として登録されていない図書２が外部に持ち出されることを防止する。 - 特許庁

A semiconductor device 100 is of a BiCMOS type in which in PMOS and NMOS regions 18 and 20, as in prior art BiCMOS semiconductor device, a P+-region 48 (source/drain region), an N+-region 44 (source/drain region) and a gate electrode 40 are silicided in their surface layers, for example, as a silicide layer 70.例文帳に追加

本半導体装置１００は、ＢｉＣＭＯＳ半導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ^+ 領域４８（ソース／ドレイン領域）、Ｎ^+ 領域４４（ソース／ドレイン領域）及びゲート電極４０の表層がシリサイド化され、例えばＣｏＳｉからなるシリサイド層７０が形成されている。 - 特許庁

In a circuit having a current mirror circuit (4) with a plurality of current routes structured with a P channel MOSFET and a plurality of N channel MOSFETs connected to the current routes, the MOS type reference voltage generation circuit has N channel MOSFETs: N3, N4 serially connected to the P channel MOSFET for temperature compensation of which gate is connected to an output terminal of the reference voltage.例文帳に追加

ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。 - 特許庁

A dielectric breakdown protective element constituted of an insulation gate type field effect transistor is replaced with an equivalent circuit using a bipolar transistor, and a current flowing from the drain of the dielectric breakdown protective element to a substrate is expressed by a first current source by an impact ionization current and a second current source by the current based on an electron / hole pair thermally generated in a depletion layer.例文帳に追加

絶縁ゲート型電界効果トランジスタにより構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、静電破壊保護素子のドレインから基板に流れる電流を、インパクトイオン化電流による第１電流源と、空乏層において熱的に発生する電子・正孔対に基づく電流による第２電流源とによって表す。 - 特許庁

In an MIS type semiconductor device in which a polycrystalline silicon film is used for a gate electrode, the average particle size of polycrystalline silicon particle in the lower area 14 of the polycrystalline silicon film is larger than that in the upper area 15 thereof, and the polycrystalline silicon film has no peak of oxygen concentration and nitrogen concentration in the film thicknesswise direction.例文帳に追加

ゲート電極に多結晶シリコン膜を用いたＭＩＳ型半導体装置において、多結晶シリコン膜の下部領域１４の多結晶シリコン粒の平均的な粒径が多結晶シリコン膜の上部領域１５の多結晶シリコン粒の平均的な粒径よりも大きく、かつ膜厚方向において多結晶シリコン膜中に酸素濃度及び窒素濃度のピークが存在しない。 - 特許庁

To remove residues after patterning an electrode film on one principal surface side of a wafer without affecting the other principal surface side even if a curvature is generated on the wafer in a method of manufacturing an insulation gate type semiconductor device that includes a step of forming an Al-based alloy electrode film on the one principal surface of a thin wafer of 200 μm.例文帳に追加

２００μｍ以下の薄いウエハの一方の主面にＡｌ系合金電極膜を形成する工程を有する絶縁ゲート型半導体装置の製造方法において、ウエハに反りが生じても他方の主面側に影響を及ぼさずに一方の主面側の電極膜のパターニング後の残渣除去ができる絶縁ゲート型半導体装置の製造方法を提供すること。 - 特許庁

The active matrix substrate includes a substrate 10; signal wiring 11 formed on the substrate 10; scanning wiring 13 intersecting the signal wiring 11; a bottom gate type thin film transistor 14 operating in response to a signal applied to the scanning wiring 13; and a pixel electrode 15 capable of being electrically connected to the signal wiring 11 via the thin film transistor 14.例文帳に追加

本発明によるアクティブマトリクス基板は、基板１０と、基板１０上に形成された信号配線１１と、信号配線１１に交差する走査配線１３と、走査配線１３に印加される信号に応答して動作するボトムゲート型の薄膜トランジスタ１４と、薄膜トランジスタ１４を介して信号配線１１に電気的に接続され得る画素電極１５とを備えている。 - 特許庁

To provide convenience and comfortability by enabling the smooth take-in/out of a card by making an accommodated sleeve abut on an IC card system apparatus such as an automatic ticket gate without the need for taking out a conventional railway commutation ticket holder and an exclusive holder of a security card by forming a pocket for a noncontact type IC card at a sleeve of a jacket such as a suit.例文帳に追加

この発明はスーツなどの上着の袖部分に非接触型ＩＣカード用のポケットを備え付けることで、従来乗車定期券入れやセキュリティーカードなどの専用ホルダーをポケットなどから取り出すことなく収納された袖部分を自動改札機などのＩＣカードシステム機器に当てることによりスムーズに出入りできるようにし、利便性と快適性を提供することを目的とする。 - 特許庁

The active matrix substrate includes a substrate 10, the signal wire 11 formed on the substrate 10, the scanning wire 13 intersecting the signal wire 11, a bottom-gate type thin film transistor 14 operating responding to a signal applied to the scanning wire 13, and a pixel electrode 15 electrically connectable to the signal wire 11 via the thin film transistor 14.例文帳に追加

本発明によるアクティブマトリクス基板は、基板１０と、基板１０上に形成された信号配線１１と、信号配線１１に交差する走査配線１３と、走査配線１３に印加される信号に応答して動作するボトムゲート型の薄膜トランジスタ１４と、薄膜トランジスタ１４を介して信号配線１１に電気的に接続され得る画素電極１５とを備えている。 - 特許庁

In an epitaxial crystal substrate for a gallium nitride field effect transistor, the epitaxial crystal formed on the substrate 101 comprises a highly pure first buffer layer 107, including a channel layer which is in contact with a side interface of the substrate between a gate layer 108, a second buffer layer 106, an insulating layer 104 having an opening 104A, and a p-type semiconductor crystal layer 103.例文帳に追加

ＧａＮ系ＦＥＴ用エピタキシャル結晶基板において、下地基板１０１の上に設けられるエピタキシャル結晶が、ゲート層１０８の下地基板側界面に接するチャネル層を含む高純度な第１の緩衝層１０７と、第２の緩衝層１０６と、開口部１０４Ａを有する絶縁層１０４と、ｐ伝導型半導体結晶層１０３とを有している。 - 特許庁

In a circuit having a current mirror circuit (4) with a plurality of current routes structured with a P channel MOSFET and a plurality of N channel MOSFETs connected to the current routes, the MOS type reference voltage generation circuit has N channel MOSFETs: N3, N4 for temperature compensation of which gate is connected to an output terminal of reference voltage serially connected to the P channel MOSFET.例文帳に追加

ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。 - 特許庁

To provide a by-pass gate on the abnormal water level in a waterway protecting a screen circulating type dust collector and preventing the rise of the water level upstream of the dust collector by rapidly opening a by-pass waterway with small power to discharge inflow water as it is untreated to the outside of the dust collector without receiving much flowing water resistance at the occurrence of the abnormal water level.例文帳に追加

異常水位発生時において流水抵抗をあまり受けることなく、小さな動力で迅速にバイパス水路を開放して流入水を未処理のまま除塵機外へ放出するようにしてスクリーン循環式除塵機を保護するとともに除塵機の上流側の水位の上昇を防ぐようにした水路における異常水位時のバイパスゲートを提供すること。 - 特許庁

In the variable gain amplifier, a drain terminal D3 of a 1st FET 22 and an emitter terminal E3 of a 1st bipolar type transistor 23 are connected in cascade, an information signal is input from the gate terminal G3, a control signal is input from a base terminal G3, and the information signal controlled by the above control signals is output from a collector terminal C3.例文帳に追加

第１の電界効果トランジスタ（以下、第１のＦＥＴという。）２２のドレイン端子Ｄ３と、第１のバイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｇ３から制御信号を入力し、上記制御信号により制御された情報信号をコレクタ端子Ｃ３から出力することで実現する。 - 特許庁

By applying anticorrosion potential to the emitter electrode 116 in a state that this field emission type electron emission element 100 is immersed in the etching solution 160 having a dissolution ratio of the gate electrode 110 to an unnecessary electron emission material 118 is 1:10 or more, the dissolution of the emitter electrode 116 is suppressed, and the unnecessary electron emission material 118 is dissolved and removed.例文帳に追加

ゲート電極１１０と、不要な電子放出材料１１８との溶解比が１対１０以上のエッチング液１６０中に電界放出型電子放出素子１００を浸した状態で、エミッタ電極１１６に防食電位を印加することによって、エミッタ電極１１６の溶解を抑制するとともに、不要な電子放出材料１１８を溶解し、除去する。 - 特許庁

The reference voltage source circuit of this invention comprises: a first pair field effect transistor circuit having gates with different conduction polarities; a second pair field effect transistor circuit having gates of the same conduction type with different impurity concentrations; and a synthesizing circuit for composing differences between work functions of the gate electrodes of the first and second pair field effect transistor circuits at an optional ratio.例文帳に追加

基準電圧源回路は、導電型の極性が異なるゲートを有する第１のペア電界効果トランジスタ回路と、同一の導電型で不純物の濃度が異なるゲートを有する第２のペア電界効果トランジスタ回路と、第１及び第２のペア電界効果トランジスタのゲート電極の仕事関数差を任意の比で合成するための合成回路から構成される。 - 特許庁

Each of the memory cells 50 in the nonvolatile semiconductor storage device comprises an n-type source region 16a and a drain region 16c that are formed on the main surface of a semiconductor substrate 1; and stack gate electrodes 37a, 37b mutually independently formed on the main surface of the semiconductor substrate 1 sandwiched between the source and drain regions 16a, 16c.例文帳に追加

本発明の不揮発性半導体記憶装置におけるメモリセル５０の各々は、半導体基板１の主表面に形成されたｎ型のソース領域１６ａおよびドレイン領域１６ｃと、ソース領域１６ａとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上に、互いに独立して形成されたスタックゲート電極３７ａ、３７ｂとを備えている。 - 特許庁

Since incident ion charges escape through the first and second P-type diffusion layers 7 and 11 at dry etching for the formation of the metal wirings, charge up will not take place on the first and second gate electrodes 4 and 6 or the characteristics will not become unbalanced by charge up and thereby no difference appears in the characteristics between transistors.例文帳に追加

上記構成をとることにより金属配線を形成する時のドライエッチングを行っても、入射イオン電荷が第一のＰ型拡散層７および第二のＰ型拡散層１１を通じて逃れるので第一のゲート電極４と第二のゲート電極６がチャージアップしない、あるいはチャージアップしてもアンバランスが生じないためトランジスタ間の特性に差が発生しない。 - 特許庁

The polysilicon film formed like an island as a semiconductor layer 1a constituting a TFT 30 as a switching element is heated by means of a sheet-fed semiconductor manufacturing device using a resistance-heating-type heater as a heat source under temperature conditions for releasing film stress occurring in oxidative reaction on the surface of the polysilicon film to form a gate insulation film 2 made of the silicon oxide film.例文帳に追加

スイッチング素子としてのＴＦＴ３０を構成する半導体層１ａとして島状に形成されたポリシリコン膜に、抵抗加熱式のヒータを熱源とする枚葉式の半導体製造装置を用い、ポリシリコン膜の表面に酸化反応時に発生する膜応力を解放する温度条件で加熱を行ってシリコン酸化膜からなるゲート絶縁膜２を形成する。 - 特許庁

The semiconductor device comprises a channel region having a heterojunction of a first semiconductor region of a gallium nitride or an indium gallium nitride and a second semiconductor region of an indium aluminum nitride, a gate electrode facing the heterojunction from one side of the channel region, and a third semiconductor region of a gallium nitride containing a p-type impurity and facing the heterojunction from the other side of the channel region.例文帳に追加

窒化ガリウム又は窒化インジウムガリウムの第１半導体領域と窒化インジウムアルミニウムの第２半導体領域のヘテロ接合を有するチャネル領域と、そのチャネル領域の一方側からヘテロ接合に対向しているゲート電極と、そのチャネル領域の他方側からヘテロ接合に対向しているｐ型の不純物を含んでいる窒化ガリウムの第３半導体領域を備えている。 - 特許庁

The MOS field effect transistor type quantum dot light-emitting element comprises a semiconductor substrate, a tunnel SiO_2 layer formed on the semiconductor substrate, a quantum dot which includes Ge nucleus within Si shell formed on the tunnel SiO_2 layer, a control SiO_2 layer formed on the quantum dot and tunnel SiO_2 layer, and a gate electrode layer formed on the control SiO_2 layer.例文帳に追加

ＭＯＳ電界効果トランジスタ型量子ドット発光素子は、半導体基板と、該半導体基板上に形成されたトンネルＳｉＯ_２層と、該トンネルＳｉＯ_２層上に形成されたＳｉ殻内にＧｅ核を内包した量子ドットと、該量子ドット上及び前記トンネルＳｉＯ_２層上に形成されたコントロールＳｉＯ_２層と、該コントロールＳｉＯ_２層上に形成されたゲート電極層と、を有する。 - 特許庁

In reading, specified voltages are applied to word lines and source lines to set the voltage of the bit line BL according to the threshold voltage of a selected memory cell, the level change of a node ND0 is detected with a stepwise varying level type read signal VBLA3H applied to the gate of a high-withstand voltage transistor N1, thereby judging the voltage of the bit line BL.例文帳に追加

読み出しのとき、ワード線およびソース線にそれぞれ所定の電圧を印加することにより、選択メモリセルのしきい値電圧に応じてビット線ＢＬの電圧が設定され、高耐圧トランジスタＮ１のゲートに階段状にレベルが変化する読み出し信号ＶＢＬＡ３Ｈを印加しながら、ノードＮＤ０のレベル変化を検出することにより、ビット線ＢＬの電圧を判定する。 - 特許庁

Second lower insulating films 54 of the second side wall portions 46 have a thickness thicker than that of silicon thermal oxidation films 34 of the first side wall portions 26 by the thickness of silicon oxide films 62 on an upper surface 12A of a p-type semiconductor substrate 12, and the silicon oxide films 62 do not have a part covering the side walls of the second gate electrodes 42 from a side.例文帳に追加

第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 - 特許庁

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film.例文帳に追加

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。 - 特許庁

The FFS mode liquid crystal display includes a transparent common electrode, a conductive reflection structure formed in a structure to be connected to the transparent common electrode, and a transparent pixel electrode of a slit type having a large number of slits above the structure, wherein the transparent common electrode is formed on a region including a data line and a gate line and has a structure of connecting unit pixel regions to one another.例文帳に追加

本発明によるＦＦＳモード液晶表示装置は、透明共通電極と、透明共通電極と接続される構造で形成された導電性反射構造物と、その上部に多数のスリットを有するスリットタイプよりなる透明画素電極とを備え、透明共通電極は、データラインとゲートラインの上部を含む領域に形成され、各単位画素領域が互いに連結される構造を有する。 - 特許庁

The transistor-type ferroelectric memory includes a IV semiconductor layer 10, an oxide semiconductor layer 20 formed on the IV semiconductor layer 10, a ferroelectric layer 30 formed on the oxide semiconductor layer 20, a gate electrode 40 formed on the ferroelectric layer 30, and a source region 12 and a drain region 14 which are formed on the IV semiconductor layer 10.例文帳に追加

本発明にかかるトランジスタ型強誘電体メモリは、IV族半導体層１０と、前記IV族半導体層１０の上方に形成された酸化物半導体層２０と、前記酸化物半導体層２０の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたゲート電極４０と、前記IV族半導体層１０に形成されたソース領域１２およびドレイン領域１４と、 を含む。 - 特許庁

At the examination place, a gate type reader 24 reads in a contactless state the analyte management number of the received analyte and a laboratory server 20 confirms that the sent analyte is the same as the received analyte according to the read analyte management number and the analyte management number of the analyte present when it is sent from a business office system 2 to an examination place system 6 through a network 4.例文帳に追加

検査所においては、受領した検体の検体管理番号をゲート型リーダ24により非接触で読み取り、ラボサーバ20において、読み取られた検体管理番号と営業所システム2からネットワーク4を介して検査所システム6に送信された発送時点において存在した検体の検体管理番号に基づいて発送された検体と受領した検体が一致していることを確認する。 - 特許庁

The organic semiconductor thin-film transistor of a bottom gate/bottom contact type comprises a flattening layer 7 formed continuously between a source electrode 5 and a drain electrode 6 for moderating a height-level difference between both electrode ends, wherein the flattening layer 7 has control over crystal orientation, thereby forming an organic semiconductor layer over a predetermined portion of the top of the flattened source electrode, the flattening layer, and the drain electrode.例文帳に追加

ボトムゲート・ボトムコンタクト型の有機半導体薄膜トランジスタであって、ソース電極５とドレーン電極６との間に、両電極端の段差を平坦化するように連続的に設けられた平坦化層７をさらに備え、平坦化層７は、結晶配向規制力を有し、平坦化されたソース電極、平坦化層、およびドレーン電極の上部の所定部分に渡って有機半導体層が形成される。 - 特許庁

The semiconductor device has a MIS type field effect transistor having a silicon substrate (1), an insulation film (6) formed on the silicon substrate containing at least one of nitrogen and oxygen, and silicon, a metallic acid nitride film (7) formed on the insulation film containing at least one kind of a metallic atom of zirconium and hafnium, and a gate electrode (8) formed on the metallic acid nitride film.例文帳に追加

シリコン基板（１）と、前記シリコン基板上に形成され、窒素および酸素の少なくとも１種とシリコンとを含有する絶縁膜（６）と、前記絶縁膜上に形成され、ジルコニウムおよびハフニウムの少なくとも１種の金属原子を含む金属酸窒化膜（７）と、前記金属酸窒化膜上に形成されたゲート電極（８）とを具備するＭＩＳ型電界効果トランジスタを備える半導体装置である。 - 特許庁

This voltage-driven type power element is equipped with cell blocks 8, provided on the top surface of a semiconductor substrate 2, and provided with gate pads 9 by the cell blocks 8, and provided with main emitter electrodes 10 by cell blocks 8, and equipped with subordinate emitter electrodes 11 constituting current mirrors with the master emitter electrodes 10 provided by the cell blocks 8.例文帳に追加

本発明の電圧駆動型パワー素子は、半導体基板２の表面に設けられた複数のセルブロック８を備え、これら複数のセルブロック８毎にそれぞれ複数のゲートパッド９を設け、前記複数のセルブロック８毎にそれぞれ複数の主エミッタ電極１０を設け、そして、前記複数のセルブロック８毎にそれぞれ設けられ前記複数の主エミッタ電極１０とカレントミラーを構成する複数の従エミッタ電極１１を備えて構成されたものである。 - 特許庁

The gate electrode 1-6 is formed in the exterior of the propagation region 1-5 of the surface acoustic wave which is emitted from the comb type electrodes 1-3 and 1-4, and propagated in the propagation layer.例文帳に追加

基板１−０と、圧電性を有する半導体材料からなる伝搬層１−１と、伝搬層１−１の表面に局所的に形成される一組ないしそれ以上の櫛形電極１−３、１−４と、伝搬層１−１の表面に局所的に形成されるゲート電極１−６からなり、上記ゲート電極１−６が櫛形電極１−３、１−４から放射され伝搬層を伝搬する表面弾性波の伝搬領域１−５の外部に形成される構成とする。 - 特許庁

In a buried bit line type flash memory arranged such that a bit line 5 functioning as source-drain formed by implanting impurity ions into a semiconductor substrate 1 intersects a word line 7 functioning as a gate electrode, a three layer structure ONO film 6 of silicon oxide film/silicon nitride film/silicon oxide film is formed after impurity ions for forming the bit line 5 are implanted and annealing for activation is performed.例文帳に追加

半導体基板１に不純物がイオン注入されて形成されたソース／ドレインとして機能するビットライン５と、ゲート電極として機能するワードライン７とが交差する構成の埋め込みビットライン型フラッシュメモリにおいて、ビットライン５を形成するための不純物のイオン注入及びその活性化のためのアニール処理を行った後に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。 - 特許庁