「Gate Type」に関連した英語例文の一覧と使い方(64ページ目) - Weblio英語例文検索

A magnetic field generated from the transmitting coil 10 is detected with a magnetic sensor probe 20, having a flux gate type magnetic sensor 21 provided at the outside of the gas pipe 1, and a position in the gas pipe 1 of the endoscope camera 2 is explored, on the basis of the detected signal.例文帳に追加

発信コイル１０から発生した磁界を、ガス管１外に設けたフラックスゲート型の磁気センサ２１を有する磁気センサプローブ２０にて検出し、その検出信号に基づいて内視鏡カメラ２のガス管１内での位置を探査する。 - 特許庁

Thereafter, by using the gate electrode 4 as a mask, arsenic is ion-implanted on the semiconductor substrate 1 at four revolutions under conditions of a dose of 8×10^12/cm^2, implantation energy of 40 keV and implantation angle of 25°, to form an n-type LDD region 5.例文帳に追加

その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量８×１０^１２／ｃｍ^２、注入エネルギー４０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ｎ型ＬＤＤ領域５を形成する。 - 特許庁

When voltage is supplied to the MOS transistor 10 from supply voltage lines 11 and 12, a first conductivity-type channel region 7 is generated on a semiconductor substrate 1, thus weakening the electric field generated inside a gate-insulating film 5.例文帳に追加

電源電圧線１１、１２からＭＯＳトランジスタ１０に電圧が供給されたときに、半導体基板１に第１導電型のチャネル領域７が生成されることにより、ゲート絶縁膜５の内部に生成される電界が弱められる。 - 特許庁

In ISFET(ion sensitive field-effect transistor), a drain region 2 and a source region 3 are formed on the main surface of a P-type silicon substrate 1 in a spaced-apart state and an ion responsive film 6 is formed on the channel part 4 between both regions 2, 3 through a gate insulating film 5.例文帳に追加

ＩＳＦＥＴは、ｐ形シリコン基板１の主表面側にドレイン領域２とソース領域３とが離間して形成され、両領域２，３間のチャネル部４上にゲート絶縁膜５を介してイオン感応膜６が形成されている。 - 特許庁

However, since a potential difference between the source and the gate of a P channel type MOS transistor 40p is not large so much, the P channel MOS transistor 40p is not turned on soon and an output of the a CMOS inverter 40 of the last stage does not become a high level soon.例文帳に追加

しかし、Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソース−ゲート間の電位差があまり大きくないため、Ｐチャンネル型ＭＯＳトランジスタ４０ｐはすぐにオンにならず、最終段ＣＭＯＳインバータ４０の出力がすぐにハイレベルにならない。 - 特許庁

Next, the first spacer film is removed, impurities of the second conductivity-type are implanted into the surface layer part of the first region with use of the first gate electrode as a mask for third activation treatment and to form a third impurity diffusion region 111.例文帳に追加

次いで第１のスペーサ膜を除去し、第１のゲート電極をマスクとして第１領域の表層部に第２導電型の不純物を注入した後第３の活性化処理を行い、第３の不純物拡散領域１１１を形成する。 - 特許庁

To provide a semiconductor device in which the occurrence of a parasitic transistor, having low threshold voltage in a portion covered with a gate electrode at the boundary between an SOI active layer and a mesa-type element separating region can be prevented effectively, and to provide a method of manufacturing the device.例文帳に追加

ＳＯＩ活性層とメサ型素子分離領域との境界のゲート電極で覆われた部分における、閾値電圧の低い寄生トランジスタの発生を効果的に防止できる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a slide core type mold for injection molding which, by certainly catching a large cold slug adhering to the resin injection port or sprue at the time of continuous molding, prevents the plugging of the runner and gate, and decreases the defective molding.例文帳に追加

連続成形時に樹脂注入口あるいはスプールに付着する大きなコールドスラグを確実に捕捉することで、ランナーやゲートの詰まりを防止することができ、成形不良を低減できるスライドコア方式の射出成形用金型を提供する。 - 特許庁

Blade units 11, 12, and 13 has blades 14, 15, and 16 of inking device 10 respectively, which are provided individually in a freely rise and fall manner each at gate type support frame 18 over a traveling position of plate table 5 holding plate 3 along guide rail 2 on trestle 1.例文帳に追加

インキング装置１０の各ブレード１４，１５，１６を、架台１上のガイドレール２に沿う版３を保持した版テーブル５の走行位置を跨ぐ門型の支持フレーム１８に個別に昇降可能に備えてなるブレードユニット１１，１２，１３を形成する。 - 特許庁

An inertia moment of an upper surface brush assembly TB which is provided by a swing arm 10 swingably located on a gate type car washing machine body 1, an upper surface brush 16 located on both free end portions thereof, and a balance weight 19 is set to be approximately minimized.例文帳に追加

門型洗車機本体１に揺動可能に設けた揺動アーム１０と、その両自由端部に設けた上面ブラシ１６とバランスウエイト１９よりなる上面ブラシ組立体ＴＢの慣性モーメントが略最小になるように設定した。 - 特許庁

Large-diameter gate valve-type maintenance valves Vs4, Vb4, Vt4 having a low pressure loss are provided to a first raw gas supplying pipe 102s, a second raw gas supplying pipe 102b, and a third raw gas supplying pipe 102t, respectively.例文帳に追加

第１原料ガス供給管１０２ｓ、第２原料ガス供給管１０２ｂ、及び第３原料ガス供給管１０２ｔには、圧力損失が小さい、大口径のゲートバルブ方式のメンテナンス用バルブＶｓ４、Ｖｂ４、Ｖｔ４がそれぞれ設けられている。 - 特許庁

In this semiconductor integrated circuit device including a capacitive element formed with an MISFET, a capacitive element C_1 in an analog PLL circuit wherein the leakage current becomes a problem is formed with a p-channel type MISFET using a thick gate oxide film (9B).例文帳に追加

ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置において、リーク電流が問題となるアナログＰＬＬ回路内の容量素子Ｃ_１は、厚いゲート酸化膜（９Ｂ）を使ったｐチャネル型ＭＩＳＦＥＴで構成する。 - 特許庁

The lens actuator includes a gate type movable part 10, a wiring board 60 mounted on the movable part 10, a wire 50 supporting the movable part 10 so as to be displaced, a fixing part 70 supporting the wire 50 and permanent magnets 81 and 82 disposed to face control coils.例文帳に追加

門形の可動部１０と、可動部１０に装着した配線基板６０と、可動部１０を変位可能に支持するワイヤー５０と、ワイヤー５０を支持する固定部７０と、制御コイルに対向配置された永久磁石８１，８２とを備える。 - 特許庁

When the sluice gate is stopped at either position of total opening or total closing by the current detection type motor-stop control, the motor is not driven even when open-close commands in the same direction as the position of the stop are transmitted from the operating section 23.例文帳に追加

また、この電流検出式の電動機停止制御により水門が全開，全閉のいずれの位置に停止しているときに、その停止位置と同一方向の開閉指令が操作部２３から送信されても電動機を駆動させないようにした。 - 特許庁

As a GaAs FET 21 of the transmission amplifier 20, the one of a type for applying positive voltage to gate voltage Vg is used, a source is grounded, and "DC+4V" to be output from a first power supply part 22 is supplied to a drain via a low-pass filter 24.例文帳に追加

送信増幅器２０のGaAsＦＥＴ２１としてゲート電圧Ｖｇに正の電圧を印加するタイプのものを使用し、ソースを接地し、ドレインに第１電源部２２から出力される「ＤＣ＋４Ｖ」をローパスフィルタ２４を介して供給する。 - 特許庁

To provide a chip type semiconductor element capable of ensuring the wettability of the solder of a gate electrode even in a bonding processing temperature which is 630°C or more, and reducing the deterioration of a withstand voltage by suppressing the diffusion of aluminum as much as possible.例文帳に追加

アルミニウムの拡散をできるかぎり抑制して、６３０℃以上の接合処理温度でもゲート電極のはんだのぬれ性を確保し、また耐電圧の劣化を抑えることのできるチップ型半導体素子及びその製造方法の提案。 - 特許庁

Inside the trench 106, a second conductivity-type embedded layer 108 is then formed from a bottom face of the trench 106 and further, a gate electrode 109 is formed to face the well layer 102 via the insulating film 107 from above the embedded layer 108.例文帳に追加

次に、トレンチ１０６内部に、トレンチ１０６底面から第二導電型の埋め込み層１０８を形成し、さらに埋め込み層１０８上からウェル層１０２と絶縁膜１０７を介して対向するようにゲート電極１０９を形成する。 - 特許庁

To provide a clamper circuit for limiting an output voltage manufacturable at a low cost, regarding a gas discharge lamp ballast of such type as regenerating and controlling a pair of serially connected switches for a DC-AC converter using a gate drive circuit.例文帳に追加

ゲート駆動回路を使用して、直流−交流変換器の一対の直列接続のスイッチを再生制御する形式のガス放電ランプ用安定器において、低コストで製作することの出来る、出力電圧を制限するクランプ回路を提供する。 - 特許庁

This circuit gives a control signal to be fed to the control electrode of a MOS gate type switching element 1 in the form of a light signal, and at the same time converts the light signal to an electrical signal by at least one of light ignition tyristors 16 and 17.例文帳に追加

本発明は、ＭＯＳゲート型スイッチング素子１の制御電極に与える制御信号を光信号の形で与えるとともに、この光信号を少なくともーつの光点弧サイリスタ１６，１７によって電気信号に変換する。 - 特許庁

The first circuit 4P is provided with P-type regions 41-43, gate lines G1, G2, wiring patterns A1-A5 for the first metal layer, wiring patterns B1-B3 for a second metal layer and interlayer contacts C11-C13, C21-C23, C31, C33.例文帳に追加

第１回路４Ｐは、Ｐ型領域４１〜４３と、ゲートラインＧ１及びＧ２と、メタル１層目の配線パターンＡ１〜Ａ５と、メタル２層目の配線パターンＢ１〜Ｂ３と、層間コンタクトＣ１１〜Ｃ１３、Ｃ２１〜Ｃ２３、Ｃ３１及びＣ３３とを備えている。 - 特許庁

To provide a method for manufacturing a complete depletion type SOI-MOSFET which has an SOI layer thinned directly under a gate electrode and an SOI layer thickened in source and drain parts using an SIMOX method and at the same time and shows a high driving capability of the SOI-MOSFET in a self-aligned manner.例文帳に追加

ＳＩＭＯＸ法を用いて、ゲート電極直下のＳＯＩ層は薄く、ソース・ドレイン部のＳＯＩ層は厚く形成するとともに、自己整合的に駆動能力の高い完全空乏型ＳＯＩ−ＭＯＳＦＥＴの作製を図る。 - 特許庁

The die 1 for die casting with a three piece type structure comprises a fixed pattern 2, an intermediate pattern 3, a movable pattern 4, a first cavity 51, a connection sleeve 52, a first runner 53, a pin gate 54, an extended sleeve 57 fitted with an insert 33 for the extended sleeve or the like.例文帳に追加

３枚型構造のダイカスト用金型１は，固定型２，中間型３，可動型４，第１キャビティ５１，連結スリーブ５２，第１ランナー５３，ピンゲート５４及び延設スリーブ用入子３３を嵌入した延設スリーブ５７等を有している。 - 特許庁

In a normally-white type active matrix liquid crystal display device 19, plural gate signal wiring 21 and source signal wiring are formed so as to be orthogonal to each other, and pixel capacitance 24 is connected at each intersection via a TFT 20, to display a picture.例文帳に追加

ノーマリホワイト型のアクティブマトリクス型液晶表示装置１９は、複数のゲート信号配線２１とソース信号配線２２とを直交するように形成し、交点にＴＦＴ２０を介して画素容量２４を接続し、画像表示を行う。 - 特許庁

The parking apparatus is provided with an automobile mounting base 1 arranged at each parking space, and a gate-type moving frame 2 for reciprocatively moving astride the entrance space and the parking spaces to carry the automobile mounting base between the entrance space and the parking spaces.例文帳に追加

各駐車スペースに配置される自動車載置台１と、出入スペース及び駐車スペースを跨いで列方向に往復移動して、自動車載置台を出入スペースと駐車スペースとの間で搬送させる門型移動枠２とを備えている。 - 特許庁

Gate terminals of the n-type MIS transistors M1 and M2 are connected to the output node OUTT and OUTB through coupling capacitors CG1 and CG2, respectively, and a bias voltage VBIAS is applied through resistors RG1 and RG2.例文帳に追加

ｎ型ＭＩＳトランジスタＭ１及びＭ２のゲート端子は、それぞれ結合容量ＣＧ１及びＣＧ２を介して出力ノードＯＵＴＴ及びＯＵＴＢと接続され、抵抗ＣＧ１及びＣＧ２を介してバイアス電圧ＶＢＩＡＳが印加される。 - 特許庁

To provide a bias circuit which, even when operated with only a negative power supply, can change the gate-source voltage as desired, and achieve a greater amount of temperature compensation without being affected by the type of a formation material such as a resistor or a diode.例文帳に追加

負電源のみで動作させた場合でも、ゲートソース間電圧を自由に変化させることができて、抵抗またはダイオード等の形成材料の種類に影響されることなく、大きな温度補償量を得ることができるバイアス回路を提供する。 - 特許庁

A crown type retainer is formed by injecting into a cavity 40 a melted resin with reinforcing fibers added, from a resin injecting gate 50 provided at the periphery of the cavity 40 of annular shape formed in a molding die, and cooling and solidifying the injected resin.例文帳に追加

冠型保持器は、成形金型内に形成した環状のキャビティ４０の周縁部に設けた樹脂射出ゲート５０から、強化繊維を添加した溶解樹脂をキャビティ４０内に射出し、冷却固化することによって成形される。 - 特許庁

To generate stable Doppler mode images with respect to an ROI or a gate position by reducing an influence of uneven rotation of a flexible shaft in an ultrasonic diagnostic apparatus using an ultrasonic probe of a mechanical radial scanning type for intracavity observation.例文帳に追加

メカニカルラジアル走査方式の体腔内観察用超音波プローブを用いる超音波診断装置において、フレキシブルシャフトの回転ムラの影響を低減することにより、設定されるＲＯＩやゲート位置に対して安定したドプラモード画像を生成する。 - 特許庁

Thus, the p-type upper epitaxial layer 5 becomes a gate area between the source area 7 and the drain area 9.例文帳に追加

そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ^＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。 - 特許庁

To achieve a large capacity by improving a charge storage density in a semiconductor memory element containing a so called MONOS type structure memory cell having a tunnel insulating film, a charge storage film, a blocking film and a gate electrode on a semiconductor substrate.例文帳に追加

半導体基板上において、トンネル絶縁膜、電荷蓄積膜、ブロッキング膜及びゲート電極を有する、いわゆるＭＯＮＯＳ型構造のメモリセルを含む半導体記憶素子において、その電荷蓄積密度を向上させ、大容量化を達成する。 - 特許庁

Thereafter, a resist 7 covering a logic forming region AreaL is formed, and then an SRAM n-type extension region 8 is formed by ion-implanting impurities into an SRAM forming region AreaS using the gate electrode 6a as a mask.例文帳に追加

その後、ロジック部形成領域ＡｒｅａＬを覆うレジスト７を形成した後、ＳＲＡＭ部形成領域ＡｒｅａＳにゲート電極６ａをマスクにして不純物をイオン注入してＳＲＡＭ用ｎ型エクステンション領域８を形成する。 - 特許庁

A semiconductor layer uses an oxide semiconductor film containing In, Ga, and Zn, and comprises an inverted stagger type (bottom gate structure) thin-film transistor, in which a buffer layer is formed among the semiconductor layer, a source electrode layer, and a drain electrode layer.例文帳に追加

半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。 - 特許庁

To prevent electromagnetic compatibility when a person using various kinds of implanted type devices passes through a gate, to prevent an influence onto health, to eliminate manhours for winding a coil, to compactify a size, and to minimize labors in conveyance and installation.例文帳に追加

植込み型の各種装置を利用している人のゲートを通過する時の電磁干渉を防止して健康への影響を防止し、コイルを巻く工数が不要とし、小型化を実現し、搬送および設置の面における労力を最小限にすること。 - 特許庁

Diffused layers 4 are formed on each side of the control gate 3 on the silicon substrate 1 through ion implantation to serve as a source region and a drain region for the formation of a memory transistor, and thus a MONOS- type semiconductor nonvolatile memory device is fabricated.例文帳に追加

コントロールゲート３の両側の部分のシリコン基板１に、イオン注入によりソース領域およびドレイン領域としての拡散層４を形成してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体不揮発性記憶装置を製造する。 - 特許庁

Thereafter, by using the gate electrode 4 as the mask, arsenic is ion-implanted on the semiconductor substrate 1 under conditions of a dose of 5×10^11/cm^2, implantation energy of 5 keV and implantation angle of 0°, to form an n-type surface LDD region 6.例文帳に追加

その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量５×１０^１１／ｃｍ^２、注入エネルギー５ｋｅＶ、注入角度０°の条件でイオン注入を行い、ｎ型表面ＬＤＤ領域６を形成する。 - 特許庁

The semiconductor device, having a bottom gate type thin film transistor, comprises a semiconductor layer 4 disposed at a lower part of a source/drain electrode 6 and having a thickness t2 smaller than a thickness t1 of the layer 4, at a gap between the source and drain electrodes 6.例文帳に追加

ボトムゲート型の薄膜トランジスタを有する半導体装置においてソース・ドレイン電極６の下部にある半導体層４の層厚ｔ２をソース・ドレイン電極６間のギャップ部にある半導体層４の層厚ｔ１よりも薄くする。 - 特許庁

The PNP type transistor 1271 has an emitter E connected to an anode terminal of the shooting capacitor 127k, a collector C connected to a cathode terminal and the GND terminal, and a gate G to which the power supply voltage of the game machine is applied.例文帳に追加

このＰＮＰ型トランジスタ１２７ｌは、発射コンデンサ１２７ｋの陽極端子に接続されるエミッタＥと、陰極端子及びＧＮＤ端子に接続されるコレクタＣと、遊技機の電源電圧が印加されるゲートＧとを有している。 - 特許庁

To provide a liquid crystal display device, which generates no white void in a display area nearby a gate terminal by blocking an electric field produced by a lead-out wiring to prevent the potential of a counter substrate from varying, as an in-plane response type liquid crystal display device.例文帳に追加

面内応答型液晶表示装置において、引き出し配線から発生する電界を遮蔽し、対向基板の電位変動を防止することで、ゲート端子近傍の表示領域に白抜けを生じない液晶表示装置を得るものである。 - 特許庁

The first body layer 17A'is formed to extend from the first corner section 14C1 to a lower part of the gate electrode 14, and a P-type impurity concentration in the body layer 17A' at the first corner section 14C1 can be made high, as compared with those of prior art transistors.例文帳に追加

第１のボディ層１７Ａ’は第１のコーナー部１４Ｃ１からゲート電極１４の下方に延びて形成され、第１のコーナー部１４Ｃ１のボディ層１７Ａ’のＰ型不純物濃度を従来例のトランジスタに比して高く確保することができる。 - 特許庁

On the rear side of the hose car-housing chamber 15, a pair of right and left posts 3 are erected, and a vertical gate type hose car vertically moving device 2 is constituted in such a manner that a hose car-mounting table 33 may be vertically moved by a hydraulic cylinder 61 through a slider 32 along respective posts.例文帳に追加

ホースカー収容室１５の後側に左右一対のポスト３を立設し、各ポストに沿ってスライダ３２を介してホースカー載置台３３を油圧シリンダ６１により昇降移動させる垂直ゲートタイプのホースカー昇降装置２を構成する。 - 特許庁

Moreover, the contact area with a gate pad electrode can be gained by further increasing the depth of the N+ type region at the central part of the Zener diode, stable ohmic performance can be obtained, and a protection device of MOSFET capable of reducing the leakage current can be realized.例文帳に追加

さらにツェナーダイオードの中心部のＮ^+型領域を掘り下げることにより、ゲートパッド電極との接触面積を稼いで、安定したオーミック性が得られ、且つリーク電流を低減できるＭＯＳＦＥＴの保護装置を実現できる。 - 特許庁

To obtain the excellent display quality level by eliminating the influence of a back gate phenomenon and the influence of other caused by a light shielding film in an electrode substrate for a display device used as an array substrate of an active matrix type liquid crystal display device.例文帳に追加

アクティブマトリクス型液晶表示装置のアレイ基板として用いられる表示装置用電極基板において、光遮蔽膜に起因するバックゲート現象の影響やその他の影響をなくして、優れた表示品位が得られるようにする。 - 特許庁

The circuit for counting the number of times of rewrite operation comprising an EEPROM cell gate voltage generating circuit 44 for memory, n write/read circuits 15-17, and n EEPROM cells 41-43 for memory counts rewrite operation of a flash type EEPROM and stores the count.例文帳に追加

記憶用ＥＥＰＲＯＭセルゲート電圧生成回路４４と、ｎ個の書き込み読み出し回路１５〜１７と、ｎ個の記憶用ＥＥＰＲＯＭセル４１〜４３とを有し、フラッシュ型ＥＥＰＲＯＭの書き換え回数を計数し、その計数値を記憶する。 - 特許庁

When second and third transmission gates 6, 7 are turned off while a fourth transmission gate 8 and an N type MOS transistor 10 are turned on under that state, first and second capacitors 5, 9 form a series path between a reference voltage Vdd/2 and the ground.例文帳に追加

この状態で、第２及び第３トランスミッションゲート６、７がオフし、第４トランスミッションゲート８及びＮ型ＭＯＳトランジスタ１０がオンすると、第１及び第２コンデンサ５、９が基準電圧Ｖｄｄ／２と接地との間で直列路を形成する。 - 特許庁

A charge and discharge control circuit has: a switching circuit that controls a gate of a bidirectional conduction type field effect transistor by an output of a control circuit that controls charge and discharge of a secondary battery; and two MOS transistors that prevent a charging current and a discharging current from counterflowing.例文帳に追加

二次電池の充放電を制御する制御回路の出力によって双方向導通型電界効果トランジスタのゲートを制御するスイッチ回路と、充電電流と放電電流の逆流を防止する２つのＭＯＳトランジスタを備える。 - 特許庁