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gate array LSIの部分一致の例文一覧と使い方
該当件数 : 9件
A system LSI chip 1 has a determined circuit part 12 and undermined circuit part 11 composed of a gate array.例文帳に追加
システムＬＳＩチップ１は回路確定部１２とゲートアレイからなる回路未確定部１１を有する。 - 特許庁
To test reliability for a gate array using many transistors as much as possible, pursuant to a method close to an LSI operation.例文帳に追加
ＬＳＩ動作に近い方法で、できるだけ多くのトランジスタを使用してゲートアレイの信頼性を試験する。 - 特許庁
Since the development of an FPGA is more inexpensive than that of a gate array in general, the FPGA converting the HDLC synchronous system without changing the LSI (gate array) for performing the two layer processing is developed and it is connected to the line side of the LSI performing the two layer processing.例文帳に追加
一般的にゲートアレイの開発よりもＦＰＧＡの開発は低コストで済むので、レイヤ２処理を行うＬＳＩ（ゲートアレイ）は変更せずにＨＤＬＣ同期方式を変換するＦＰＧＡを開発し、レイヤ２処理を行うＬＳＩの回線側に接続する。 - 特許庁
The monitoring circuit uses a programmable LSI (hereinafter FPGA(Field Programmable Gate Array)) and can change monitoring content and judgment conditions and the like of the monitoring circuit by changing FPGA data.例文帳に追加
監視回路はプログラム可能なＬＳＩ(以降ＦＰＧＡ)を使用し、ＦＰＧＡデータの変更にて監視回路の監視内容・判断条件などを変更する事を可能とする。 - 特許庁
A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.例文帳に追加
ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁
On an LSI chip, an interconnection for wiring patterns on a gate array IC 11 side and on a macro cell 12 side is disposed and wired automatically by data which depends on different CAD grids.例文帳に追加
ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線される。 - 特許庁
On an LSI chip, a connection end 13 for connecting wiring patterns on the gate array IC 11 side and on the macro cell 12 side is disposed automatically and wired based on the data which depend on different CAD grids.例文帳に追加
ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続端部１３は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線されている。 - 特許庁
To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加
本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁
To inexpensively provide an HDLC control circuit realizing support of an HDLC bit synchronous system in a network terminal by using an existing LSI (gate array) performing a two layer processing for supporting an HDLC octet synchronous system.例文帳に追加
ネットワーク終端装置におけるＨＤＬＣ制御回路に関するものであり、ＨＤＬＣオクテット同期方式をサポートするレイヤ２処理を行う既存のＬＳＩ（ゲートアレイ）を用い、ＨＤＬＣビット同期方式のサポートを可能とする回路を低コストで実現する。 - 特許庁
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