| 意味 | 例文 (9件) |
second level cacheの部分一致の例文一覧と使い方
該当件数 : 9件
This cache memory device 200 stores registration information of a first-level cache control part 220 in a second-level cache tag.例文帳に追加
キャッシュメモリ装置２００は、第２レベルキャッシュタグに第１レベルキャッシュ制御部２２０の登録情報を記憶させる。 - 特許庁
A coherency maintenance processing part 260a retrieves, upon receiving a memory access request from the first-level cache control part 220, the corresponding second-level cache tag, transfers data requested by a processor to a first-level cache, and maintains the coherency between the first-level cache control part 220 and a second-level cache control part based on the registration information recorded in the second-level cache.例文帳に追加
そして、コヒーレンシ維持処理部２６０ａは、第１レベルキャッシュ制御部２２０からメモリアクセス要求を受けた場合に、該当する第２レベルキャッシュタグを検索し、プロセッサの要求するデータを第１レベルキャッシュに転送すると共に、第２レベルキャッシュに記録された登録情報を基にして、第１レベルキャッシュ制御部２２０および第２レベルキャッシュ制御部間のコヒーレンシを維持する。 - 特許庁
This bus may well communicate with the off-chip bus through a second level cache, ... 例文帳に追加
このバスは２次キャッシュを通してオフチップバスとよく通信できようし、... - コンピューター用語辞典
A first processor 24a accesses data while using a first level 1 cache 28a and a second processor 24b accesses data while using a second level 2 cache 28b.例文帳に追加
第１のプロセッサ２４ａは、第１のレベル１キャッシュ２８ａを用いてデータにアクセスし、第２のプロセッサ２４ａは、第２のレベル１キャッシュ２８ｂを用いてデータにアクセスする。 - 特許庁
The multiprocessor integrated circuit 100 has a combination of a first processor 104 and a first level cache 106 powered by a first power terminal 122, and a combination of a second processor 108 and a first level cache 110 powered by a second power terminal 124.例文帳に追加
マルチプロセッサ集積回路100は、第１の電源端子122によって電力供給を受ける第１のプロセッサ104−第１レベルキャッシュ106の組み合わせと、第２の電源端子124によって電力供給を受ける第２のプロセッサ108−第１レベルキャッシュ110の組み合わせとを有する。 - 特許庁
After changing the path route of the transaction, memory information of the remaining level of the directory cache of the first plane is transferred to a directory cache of the second plane (step S13).例文帳に追加
トランザクションのパスルートの変更後、第１のプレーンのディレクトリキャッシュの残りのレベルの記憶情報を第２のプレーンのディレクトリキャッシュに転送する（ステップＳ１３）。 - 特許庁
In response to association of the target address with the entry having a second ineffective coherency condition in the first cache directory, a request designating the target address is sent onto the mutual connection fabric after the coherency condition associated with the target address is decided in the second cache directory of the cache coherency lower level cache.例文帳に追加
ターゲット・アドレスが第一キャッシュディレクトリにおいて第２無効コヒーレンシ状態を有するエントリと関連付けられていることに応答して、キャッシュ・コヒーレンシの下位レベル・キャッシュの第２キャッシュ・ディレクトリにおいてターゲット・アドレスと関連付けられたコヒーレンシ状態を決定した後、相互接続ファブリック上にターゲット・アドレスを指定するリクエストを送出する。 - 特許庁
On some conditions, such as control by a CPU 2, by a factor of an instruction set 8 fetched from a cache memory 31, the second priority control function 36 changes the priority data 34 and sets a specific line of the priority data 34 to a low or old level to cause it to be rewritten earliest.例文帳に追加
第２の優先度制御機能３６は、キャッシュメモリ３１からフェッチされた命令セット８を要因とする幾つかの条件、たとえばＣＰＵ２の制御により、優先データ３４を変更し、特定のラインの優先データ３４を低くあるいは古くして最も早く書換えられるようにする。 - 特許庁
The method includes a step for fetching a first instruction line from a level 2 cache; a step for identifying, in the first instruction line, a branch instruction targeting an instruction that is outside of the first instruction line; a step for extracting an address from the identified branch instruction; and a step for prefetching, from the level 2 cache, a second instruction line containing the targeted instruction using the extracted address.例文帳に追加
方法は、レベル２キャッシュから第１の命令ラインをフェッチするステップと、第１の命令ラインにおいて、第１の命令ラインの外部にある命令をターゲットとする分岐命令を識別するステップと、識別された分岐命令からアドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから、ターゲットとされた命令を含む第２命令ラインをプリフェッチするステップを含む。 - 特許庁
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