| 例文 (10件) |
two-address instructionの部分一致の例文一覧と使い方
該当件数 : 10件
When the instruction is the two-address two-branch instruction or the three-address four-branch instruction, an input selector 3 sets an input variable in an input register 4 and an instruction decoder 9 selects the address information of the instruction memory 7 to be a jumped destination on the basis of the set value and sets the selected address information in the program counter 10.例文帳に追加
命令デコーダ９は、２アドレス２分岐命令又は３アドレス４分岐命令の場合、入力セレクタ３で入力変数を入力レジスタ４に設定し、この値に基づきジャンプ先の命令メモリ７のアドレス情報を選択しプログラムカウンタ１０に設定する。 - 特許庁
A selector 13a is arranged in a signal route between a program counter 12 and instruction memories 15, 16, and when a branch instruction of two words is generated, the selector 13a acquires a branched destination address from an instruction register 20 and outputs the acquired branched destination address as a reading address from the instruction memories 15, 16 instead of an address acquired from the program counter 12 to reduce the number of clocks consumed.例文帳に追加
プログラムカウンタ１２と命令メモリ１５，１６との間の信号経路にセレクタ１３ａを設け、２ワードの分岐命令発生時に、セレクタ１３ａが命令レジスタ２０から分岐先アドレスを取得し、プログラムカウンタ１２からのアドレスの代わりに、取得した分岐先アドレスを、命令メモリ１５，１６に対する読み出しアドレスとして出力することで、クロック消費数を削減する。 - 特許庁
Instructions are alternately selected from two threads every clock cycle and loaded into an IFAR (Instruction Fetch Address Register) 103.例文帳に追加
命令はクロック・サイクルごとに２つのスレッドから交互に選択してＩＦＡＲ（命令フェッチ・アドレス・レジスタ）１０３にロードする。 - 特許庁
Thus, the two-dimensional address can be flexibly designated vertically and horizontally by means of limited numbers of bits within the instruction code.例文帳に追加
したがって、命令コード内の限られたビット数によって、縦方向および横方向の柔軟な２次元アドレス指定を行うことが可能となる。 - 特許庁
The MAPRAM is configured by two-ports, and for one port, the instruction read by the register (IR0) is used as a mapping address, and for the other port, the operand of the register (IR1) is used as a mapping address.例文帳に追加
ＭＡＰＲＡＭを２ポート構成とし、一方のポートはレジスタ（ＩＲ０）にリードされたインストラクションをマッピングアドレスとし、他方のポートをレジスタ（ＩＲ１）のオペランドをマッピングアドレスとして切り替えることも含む。 - 特許庁
When it is decided that there is a free space for two or more entries in the L1 cache memory, the instruction controller 10 outputs an instruction prefetch request to the L1 cache memory in an address boundary corresponding to line size of an L1 cache line.例文帳に追加
そして、命令制御装置は、Ｌ１キャッシュメモリ内に少なくとも２エントリ以上の空きがあると判定された場合に、Ｌ１キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求をＬ１キャッシュメモリに出力する。 - 特許庁
The server registers one of at least two or more electronic mail addresses as a primary electronic mail address according to a user's instruction received via the communication network, and automatically forwards all electronic mails having one of the registered two or more electronic mail addresses as an address to the primary electronic mail address.例文帳に追加
サーバーは、通信ネットワークを介して受信したユーザーの指示に従い、少なくとも２個の電子メールアドレスのうちの１個を主電子メールアドレスとして登録して、登録された２個以上の電子メールアドレスの一つをアドレスとして有する全ての電子メールを主電子メールアドレスへ自動的に転送する。 - 特許庁
Within two cycles, sequential instructions following the last fetched instruction are retrieved and marked, target instructions beginning at the branch target address are retrieved and marked and the branch is resolved.例文帳に追加
２サイクル内において、最後にフェッチされた命令に続く逐次的命令が検索され且つマーク付けされ、分岐ターゲットアドレスにおいて開始するターゲット命令が検索され且つマーク付けされ、且つその分岐が解決される。 - 特許庁
The memory startup control block CTRL1 interprets an address signal ADDR11 and an instruction signal CMD11 input from the arithmetic block IP1, and when a readout instruction is issued successively two times or more for a same memory address, stops a memory starting signal CLK12 to the memory block MEM1.例文帳に追加
メモリ起動制御ブロックＣＴＲＬ１は、演算ブロックＩＰ１から入力されるアドレス信号ＡＤＤＲ１１と命令信号ＣＭＤ１１を解釈し、同一メモリアドレスに対して２回以上連続して読み出し命令が発行された場合には、メモリブロックＭＥＭ１に対するメモリ起動信号ＣＬＫ１２を停止する。 - 特許庁
When the microprocessors X, Y respectively jump to a leading address of a program PRGX and a leading address of a program PRGY at the same time, the microprocessor Y with a low priority is kept waiting for two processing cycles, and from that time on, an instruction can be read out from the different memory simultaneously with the microprocessor X.例文帳に追加
マイクロプロセッサＸ、ＹがそれぞれプログラムＰＲＧＸの先頭アドレス、プログラムＰＲＧＹの先頭アドレスに同時にジャンプした場合、優先度の低いマイクロプロセッサＹは２処理サイクルだけ待たされるが、それ以降はマイクロプロセッサＸと同時に異なるメモリから命令を読み出せる。 - 特許庁
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