The shared contact holes SC1 and SC2 reach both gate electrode layers GE1 and GE2 and a drain region PIR.例文帳に追加

シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。 - 特許庁

On the semiconductor substrate SUB, a memory gate GE2 is formed via a second gate insulating layer GI 2 and is located within the recession CP.例文帳に追加

半導体基板ＳＵＢ上に第２ゲート絶縁層ＧＩ２を介してメモリゲートＧＥ２は凹部ＣＰ内に位置している。 - 特許庁

The trench g2 comprises a first inclined plane and a second inclined plane crossing with the first inclined plane, at a sidewall part positioned on the gate electrode GE2 side.例文帳に追加

上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

In a planar view, a sidewall E2 of gate electrode layers GE1 and GE2 is shifted toward a side of a sidewall E4 from a virtual extended line E1a of the sidewall E1.例文帳に追加

平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。 - 特許庁

Gate traces Ge1, Ge2 due to the injection molding are located on unused surfaces 101m, 102m where incidence, reflection and emission of light are not substantially performed in the reflection prisms 102, 103.例文帳に追加

このインジェクションモールドによるゲート痕Ｇｅ１，Ｇｅ２が、反射プリズム１０２、１０３において、光の入射、反射及び射出が実質的に行われない不使用面１０１ｍ、１０２ｍに配置されている。 - 特許庁

In the select gate transistor SGS, a part of a gate electrode portion GE2 is buried in a trench 12 provided in the surface of a silicon substrate 11.例文帳に追加

選択ゲートトランジスタＳＧＳは、ゲート電極部ＧＥ２の一部が、シリコン基板１１の表面部に設けられた溝部１２内に埋め込まれている。 - 特許庁

The trench g2 comprises: a first inclined plane whose plane orientation is (100); and a second inclined plane whose plane orientation crossing with the first inclined plane is (100), at a sidewall part positioned on the gate electrode GE2 side.例文帳に追加

上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。 - 特許庁

The density of an n-type impurity in a gate electrode GE2 of the memory cell n-type transistor Tr2 is lower than that of an n-type impurity in a gate electrode GE1 of the controlling n-type transistor Tr1.例文帳に追加

メモリセル用ｎ型トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、制御用ｎ型トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。 - 特許庁

A logic n-type MIS transistor QL1 formed in the logic region RL has a logic source-drain region SD2 including logic extension regions LD2 formed below both side walls of the logic gate electrode GE2.例文帳に追加

また、ロジック領域ＲＬに形成されたロジック用ｎ型ＭＩＳトランジスタＱＬ１は、ロジック用ゲート電極ＧＥ２の両側壁側下に形成されたロジック用エクステンション領域ＬＤ２を含むロジック用ソース・ドレイン領域ＳＤ２を有する。 - 特許庁

A conductor pattern CP3 including a gate electrode GE2 and an auxiliary pattern AP2 spaced apart by a narrow gap GP1 is formed on a substrate SUB1, an insulating film GIF2 for a gate insulating film is formed so as to cover the same, a resist film RP4 is formed thereon, and the resist film RP4 is exposed from the back surface side of the substrate SUB1.例文帳に追加

基板ＳＵＢ１上に、狭いギャップＧＰ１で離間されたゲート電極ＧＥ２と補助パターンＡＰ２を含む導体パターンＣＰ３を形成してから、それを覆うようにゲート絶縁膜用の絶縁膜ＧＩＦ２を形成し、その上にレジスト膜ＲＰ４を形成し、基板ＳＵＢ１の裏面側からレジスト膜ＲＰ４を露光する。 - 特許庁

A metal silicide layer 13b, which includes nickel platinum silicide, is formed by a salicide process, on a source-drain n^+-type semiconductor region 7b of an n-channel type MISFETQn formed on the semiconductor substrate 1 and a gate electrode GE1, and on a source-drain p^+-type semiconductor region 8b of a p-channel type MISFETQp and a gate electrode GE2.例文帳に追加

半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。 - 特許庁