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ゲート電荷の英語
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英訳・英語 gate charge
「ゲート電荷」の部分一致の例文検索結果
該当件数 : 1074件
ゲート電荷蓄積形メモリセル例文帳に追加
GATE CHARGE STORAGE TYPE MEMORY CELL - 特許庁
半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。例文帳に追加
Charge storage structure of the semiconductor body includes a charge trap place at the lower part of a plurality of gates. - 特許庁
電荷トラッピング不揮発性メモリおよびそのゲートバイゲート消去のための方法例文帳に追加
CHARGE TRAPPING NONVOLATILE MEMORY AND ITS GATE BY GATE ERASING METHOD - 特許庁
基板上に電荷保存領域、制御ゲートおよび選択ゲートを形成する。例文帳に追加
A charge save area, a control gate and a select gate are formed on a substrate. - 特許庁
電荷放出回路22は、浮遊ゲート4から前記電荷を放出させるための回路である。例文帳に追加
The charge release circuit 22 is the circuit for making the charge release from the floating gate 4. - 特許庁
電荷量検出回路23は、浮遊ゲート4に蓄積されている電荷量を検出する回路である。例文帳に追加
The charge amount detecting circuit 23 is the circuit for detecting the charge amount accumulated in the floating gate 4. - 特許庁
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「ゲート電荷」の部分一致の例文検索結果
該当件数 : 1074件
電荷注入回路21は、浮遊ゲート4に電荷を注入するための回路である。例文帳に追加
The charge-injection circuit 21 is for carrying out charge injection into the floating gate 4. - 特許庁
前記半導体本体の電荷蓄積構造は、前記複数のゲート中のゲートの下方に電荷トラッピング位置を具備する。例文帳に追加
Charge storage structure of a semiconductor body is provided with a charge trapping position below a gate among a plurality of gates. - 特許庁
また、信号電荷量が多い時は、信号読出し用のゲートと余剰電荷排出用のゲートを交互にオンする。例文帳に追加
When the signal charge amount is large, the gate for signal reading and gate for excessive charge discharging are alternately turned on. - 特許庁
浮遊ゲート40に対する電荷の授受は、トンネル領域15と浮遊ゲート40との間のゲート絶縁膜を介して行われる。例文帳に追加
Delivering and receiving of the charges with the floating gate 40 is performed via the gate insulation film between the tunnel region 15 and the floating gate 40. - 特許庁
第2のトランジスタは、第3のゲート絶縁層と、第2のゲート電荷蓄積層と、第4のゲート絶縁層とを有する。例文帳に追加
The second transistor has: a third gate insulating layer; the second gate charge storage layer; and a fourth gate insulating layer. - 特許庁
第1のトランジスタは、第1のゲート絶縁層と、第1のゲート電荷蓄積層と、第2のゲート絶縁層とを有する。例文帳に追加
The first transistor has: a first gate insulating layer; a first gate charge storage layer; and a second gate insulating layer. - 特許庁
制御ゲート下層パターン11は、電荷保持層9上に形成されている。例文帳に追加
The control gate lower pattern is formed on the charge retention layer 9. - 特許庁
FETの閾電圧値(Vti)におけるゲート電荷をQtiとする。例文帳に追加
Gate electric charges in a threshold voltage Vti of FET is assumed to be Qti. - 特許庁
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