パリティコードの英語

キャッシュＴＡＧ−ＲＡＭ１内の別のアドレスａ，１ａにパリティコードを付加したＴＲＵＥ−ＴＡＧと、その極性を反転させたＳＨＡＤＯＷ−ＴＡＧを格納する。例文帳に追加

A TRUE-TAG to which a parity code is attached and a SHADOW-TAG obtained by inverting its polarities are stored in different addresses (a) and 1a in a cache TAG-RAM 1. - 特許庁

その後、送信装置が、被制御装置に実行させたい動作を表す制御コマンドと、その被制御装置を表す選択コードとを組合せることによりパリティコードを生成して、制御コマンドとともに送信する。例文帳に追加

Then, a transmitter generates a parity code by combining a control command indicating an operation for the controlled device to perform and the selection code indicating the controlled device, and sends the generated code with the control command. - 特許庁

受信装置（１０）は、受信された制御コマンドと受信されたパリティコードとに基づいて生成された値を、保持されている識別番号の少なくとも一部と比較することにより、パリティチェックを行う（７ｂ）。例文帳に追加

The receiver (10) executes a parity check (7b) by comparing a value generated on the basis of the received control command and parity code with at least a part of a stored ID number. - 特許庁

同様にＲＡＭ２０上のプログラム２２もブロック単位でチェックし、演算結果３１と対応するパリティコード３０との一致で固定値３４を、不一致で演算結果３１をレジスタ３６にセットする。例文帳に追加

The program 22 on the RAM 20 is similarly checked in the block unit, and sets a fixed value 34, when an operation result 31 is matched to a corresponding parity code 30, or the operation result 31, when the both are not matched, to a register 36. - 特許庁

複数の周波数帯域それぞれの状態に応じて適応的にパリティチェック行列を生成することで、無線チャンネルの周波数選択的特性を適切に考慮することのできる低密度パリティコードエンコーディング／デコーディング装置及びその方法を提供する。例文帳に追加

To provide a low density parity code (LDPC) encoding/decoding device and method, capable of considering frequency selective properties of wireless channels, by adaptively generating a parity check matrix in accordance with statuses of a plurality of frequency bands. - 特許庁

所定サイズのブロックに格納されるプログラム２２は、ＤＳＰプログラム２３をブロック毎にチェックし、演算結果４１と対応するパリティコード４０とを比較し、両者の一致で固定値４４を、不一致で演算結果４１をレジスタ４６にセットする。例文帳に追加

A program 22 stored in a block having a prescribed size checks a DSP program 23 for every block, compares an operation result 41 with a corresponding parity code 40, and sets a fixed value 44, when the both are matched, or the operation result 41, when the both are not matched, to a register 46. - 特許庁

最終的な排他論理和回路１−１の演算結果と入力データＤＴ中の対角パリティコードとの一致検出を不一致検出回路９−６で行い、その演算結果を論理和回路９−７で纏め、その演算結果をエラー検出保持回路９−８で保持して出力する。例文帳に追加

A mismatch detector circuit 9-6 detects the matching of the operation result of a final exclusive-or circuit 1-1 with diagonal parity codes in the input data DT, a logic sum circuit 9-7 makes up the operation results thereof and an error detection holder circuit 9-8 holds the operation result thereof. - 特許庁