被除数)の英語

シフトレジスタ１２に格納された被除数Ａの上位桁から順にシフトしていって、被除数Ａの上位５ビットを見る。例文帳に追加

Five bits of higher orders of a dividend (A) are seen by being shifted sequentially, from higher-order digits of the dividend (A) stored in a shift register 12. - 特許庁

このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがｍビットであればｍクロックで動作を止める。例文帳に追加

Such a processing operation is executed, until all the bits of the dividend (A) are output; and if the dividend (A) is m bits, operation is halted at m clock. - 特許庁

このような処理動作は、被除数Ａの全ビットが出力されるまで実行され、被除数Ａがmビットであればmクロックで動作を止める。例文帳に追加

Operations like this are executed until entire bits of the A are outputted and, as a result, when the A has (m) bits, operations are stopped with (m) clocks. - 特許庁

被除数の（Ｎ−１）から（２Ｎ−Ｍ−１）番目のビットを調べる（７６）。例文帳に追加

A (2N-M-1)th bit from (N-1) of the dividend is checked (76). - 特許庁

まず、分圧帰還信号をリセット、被除数増幅回路２４の増幅率を「１」にし、被除数切替スイッチ２１を切り替えて被除数信号Ｖ２をそのまま被除数増幅信号として比較器２６〜２８に入力し、各分圧信号と比較する。例文帳に追加

At first, a voltage division feedback signal is reset, and the amplification factor of a dividend amplification circuit 24 is set as "1", and a dividend changeover switch 21 is switched, and a dividend signal V2 is input to comparators 26 to 28 as a dividend amplification signal as it is, and compared with each voltage division signal. - 特許庁

演算部２６は被除数Ｘ及び除数Ｙの所定上位桁を抜き出して第２被除数及び第２除数とし、第２被除数から第２除数を繰り返し減算して商の仮値を求める。例文帳に追加

An arithmetic part 26 extracts the predetermined high-order digits of a dividend X and a divisor Y respectively as a second dividend and a second divisor, and calculates the temporary value of quotient by repeatedly subtracting the second divisor from the second dividend. - 特許庁

被除数の（Ｎ−１）番目のビットが１であり、被除数の（２Ｎ−Ｍ−１）番目のビットが０であれば、被除数の（２Ｎ−Ｍ）から（Ｘ−１）番目のビットで表す値から１を減じ、商の上位ビットとしての結果を得る（７８）。例文帳に追加

When the (N-1)th bit of the dividend is 1 and the (2N-M-1)th bit of the dividend is zero, 1 is subtracted from a value to be expressed by (2N-M) to (X-1)th bits of the dividend and a result as a high-order bit of the quotient is obtained (78). - 特許庁

除算器は、除数および被除数のビット数に対応する個数の演算回路を、被除数の下位ビット側に、所定ビットずつずらしながらカスケード接続して構成され、最上段の演算回路から順次処理を行って被除数を除数で割り算した商および余りを算出する。例文帳に追加

This division unit is constructed by cascading the number of arithmetic circuits corresponding to the numbers of bits of a divisor and a dividend while shifting them to the low-order bit side of the dividend as much as prescribed bits at a time, and calculates a quotient and a remainder obtained by sequentially performing processing from the arithmetic circuit on the top stage to divide the dividend by the divisor. - 特許庁