２つのプロセッサの英語

プロセッサチップ１と、このプロセッサチップ１に設けられた、外部端子に接続される外部パッド２と、このプロセッサチップ１に設けられた、このプロセッサチップ１の機能を拡張するためのＳＲＡＭチップに接続される機能拡張用パッド３とを具備することを特徴としている。例文帳に追加

The semiconductor integrated circuit device comprises a processor chip 1, external pads 2 provided on the processor chip 1 and connected to external terminals, and function-expanding pads 3 provided on the processor chip 1 and to be connected to an SRAM chip to expand the function of the processor chip 1. - 特許庁

プロセッサ１のインストラクション・ポート１２とプロセッサ２のインストラクション・ポート１３を、マルチポート・メモリ３の２つのポートに接続することで、各々のプロセッサ専有のバス・ポートとすることができる。例文帳に追加

An instruction port 12 of a processor 1 and an instruction port 13 of a processor 2 are connected with the two ports of a multi-port memory 3 so that a bus port exclusive for each processor can be obtained. - 特許庁

複数のプロセッサが処理を並列に実行する場合、マスタープロセッサ２は、入出力資源を管理すると共に、スレーブプロセッサ３〜５との同期をとるための並列同期セマフォを管理する。例文帳に追加

When the processors perform processings in parallel, the master processor 2 controls the input/output resources and controls a parallel synchronism semaphore for synchronizing slave processors 3 to 5. - 特許庁

２台以上のプロセッサを持つマルチプロセッサシステムにおいて、１〜ｍ（ｍは２以上の整数）台のプロセッサとインタコネクションの間に、排他制御バッファを用意する。例文帳に追加

In the multiprocessor system comprising two or more processors, an exclusive access control buffer is prepared between each of 1-m (m is an integer of 2 or more) processors and an interconnection. - 特許庁

プロセッサの機能を記述した動作記述１と、プロセッサのインタフェースを定義するインタフェース定義２とを、動作合成装置であるプロセッサ合成装置に入力する。例文帳に追加

Operation description 1 to describe a function of the processor and an interface definition 2 to define the interface of the processor are input in a processor synthesizer which is an operation synthesizer. - 特許庁

プロセッサ１は、ベクトル演算のためのベクトル演算用パラメータを出力する第１のプロセッサ２と、ベクトル演算を前記ベクトル演算用パラメータに基づいて実行する第２のプロセッサ３とを含む。例文帳に追加

This processor 1 incudes: a first processor 2 outputting a vector arithmetic parameter for a vector operation; and a second processor 3 executing the vector operation based on the vector arithmetic parameter. - 特許庁

コネクション型レイヤ２のスイッチングシステムにおけるルート情報設定方法において、ルート情報を管理するルーティングプロセッサ部とメインプロセッサ部のプロセッサ間通信を行うことなく、ルート情報を設定する。例文帳に追加

In this route information setting method in a switching system of a connection layer 2, route information is set without performing inter- processor communication between a routing processor managing the route information and the main processor. - 特許庁

２以上のプロセッサエレメント２と、これらの２以上のプロセッサエレメント２の内から、一つのプロセッサエレメント２を被選択プロセッサエレメント２として選択して動作させる制御部３と、この制御部３による被選択プロセッサエレメント２の切替時に、切替前の被選択プロセッサエレメント２から切替後の被選択プロセッサエレメント２へ受け渡すべき情報を格納する記憶部４とをそなえるように構成する。例文帳に追加

A system is provided with the processor elements 2 not less than two, a control section 3 for selecting and activating one processor element 2 as a selected processor element 2 from among the processor elements 2, and a storage unit 4 for storing information to be delivered from the selected processor element 2 before switching to the selected processor element 2 after switching when the selected processor element 2 is switched by the control section 3. - 特許庁