32bitとは 意味・読み方・使い方

A signal transferred between each device 2, 3 and 4 and the router is made to be a 32 Bit floating point format.例文帳に追加

各装置２，３，４とルーター間で授受する信号を、32Bit浮動小数点フォーマットとする。 - 特許庁

(1) When an IO transaction issued by an OS on an LPAR is a 32 bit format, and a converted absolute address exceeds a 32 bit space, the packet format of an IO transaction is converted.例文帳に追加

(1) LPAR上のOSで発行されたIOトランザクションが32bitフォーマットであった場合で、かつ変換後の絶対アドレスが32bit空間を超えている場合に、IOトランザクションのパケットフォーマットを変換する。 - 特許庁

To provide a voice signal converter used to transfer sampled voice data in a 32-bit floating point format.例文帳に追加

サンプリング化された音声データを32Bit浮動小数点フォーマットにより伝送するために使用する音声信号変換装置を提供する。 - 特許庁

This signal processing device 2 performs: (1) Down-sampling the frequency to 1/4 (48 kHz); and (2) converting the down-sampled signals into a floating point format of the quantization bit rate of 32 bits.例文帳に追加

この信号処理装置２は、(1)周波数を１／４（48kHz）にダウンサンプリングする、(2)タウンサンプリングされた信号を量子化ビット数32Bitの浮動小数点フォーマットに変換する、という処理を行う。 - 特許庁

Thus, the signals in the 32-bit floating point format can be output to a voice processing device connected to a voice signal converter, eliminating the conversion processing to a higher bit rate in the voice processing device.例文帳に追加

音声信号変換装置に接続された音声処理装置に対して、32Bit浮動小数点フォーマットの信号を出力することができ、音声処理装置での高ビットへの変換処理が不要となる。 - 特許庁

(4) Concerning ECRC generation, a 32 bit CRC arithmetic unit and a 64 bit CRC arithmetic unit are loaded, and the ECRCs are simultaneously calculated, and a correct CRC arithmetic result is selected based on data length on the bus in generating a packet.例文帳に追加

(4) 前記のECRC生成について、32bitと64bitのCRC演算器を搭載して同時に計算し、パケット生成時にバス上のデータ長を元に正しいCRC演算結果を選択する。 - 特許庁

An FIFO 107 with DMA control having two 32 byte FIFO whose one FIFO is connected with a 32bit data bus 105 and whose other FIFO is connected with a 16bit data bus 109 and an FIFO control part including a DMA controlling function receives data from an I/O device 108 to one FIFO by DMA transfer in response to a DMA request (REQ-B).例文帳に追加

一方が３２ｂｉｔデータバス１０５に、他方が１６ｂｉｔデータバス１０９に接続されている２つの３２バイトのＦＩＦＯとＤＭＡ制御機能を含むＦＩＦＯ制御部を持つＤＭＡ制御付ＦＩＦＯ１０７は、ＤＭＡ要求（ＲＥＱ−Ｂ）により、Ｉ／Ｏデバイス１０８から一方のＦＩＦＯにＤＭＡ転送にてデータを受信する。 - 特許庁