ADPLLとは 意味・読み方・使い方

ADPLL FREQUENCY SYNTHESIZER例文帳に追加

ＡＤＰＬＬ周波数シンセサイザ - 特許庁

A semiconductor integrated circuit comprises a digital phase-locked loop ADPLL including phase comparators 10, 11, a digital loop filter 12, a digital control oscillator 13 and a feedback frequency divider 14.例文帳に追加

半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。 - 特許庁

To reduce processing time of ABS by providing an ABS precision improving means under an ADPLL environment or an environment close to the ADPLL environment.例文帳に追加

ＡＤＰＬＬ環境下またはＡＤＰＬＬ環境に近い環境下において、ＡＢＳの精度向上手段を提供し、ＡＢＳの処理時間短縮を実現する。 - 特許庁

To provide a technology capable of improving phase difference detection in the vicinity of a phase difference of 0, in an ADPLL composed of a digital circuit.例文帳に追加

ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差検出を改善することができる技術を提供する。 - 特許庁

To provide an ADPLL frequency synthesizer wherein even when an oscillation frequency of a digital controlled oscillator is changed, phase noise characteristics are not changed by suitably estimating control sensitivity without using a DCO gain normalization circuit.例文帳に追加

ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することで、デジタル制御発振器の発振周波数が変化しても位相雑音特性が変化しないＡＤＰＬＬ周波数シンセサイザを提供する。 - 特許庁

The ADPLL including a TDC 802-2 and a counter 801-1 is provided with an encoder 802-3 for encoding output of the TDC (propagation delay information).例文帳に追加

ＴＤＣ８０２−２とカウンタ８０１−１を含むＡＤＰＬＬにおいて、ＴＤＣの出力（伝播遅延情報）をエンコードするエンコーダ８０２−３を用意する。 - 特許庁

An offset value is added at any portion of the feedback loop, a phase of the feedback signal V_DIV is controlled and a value other than 0 is input to the TDC even when the ADPLL is locked.例文帳に追加

フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号Ｖ_ＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 - 特許庁