ck sとは 意味・読み方・使い方

A start signal S and a clock signal CK are inputted to the D flip-flop 41.例文帳に追加

Ｄフリップフロップ４１にはスタート信号Ｓ、クロック信号ＣＫが入力される。 - 特許庁

On the basis of the multiframe number, the VC-2 demapping part 203 forms seven divided data Ck and sends the data to a P/S part 204, which regenerates the intermediate frame data IFD2.例文帳に追加

ＶＣ−２デマッピング部２０３は網内遅延識別用マルチフレーム番号をもとに７つの分割データＣｋを生成しＰ／Ｓ部２０４へ送る。 - 特許庁

The shift register 23 successively stores serial data DI according to the clock CK, and when the stored start bit S reaches the uppermost bit of the shift register 23, output of the AND circuit 25 is masked by an OR circuit 26, and the supply of the clock CK to the shift register 23 is checked.例文帳に追加

シフトレジスタ２３は、クロックＣＫに従ってシリアルデータＤＩを順次格納し、格納されたスタートビットＳがシフトレジスタ２３の最上位ビットに達すると、ＯＲ回路２６によりＡＮＤ回路２５の出力がマスクされ、シフトレジスタ２３に対するクロックＣＫの供給が阻止される。 - 特許庁

As a result, as soon as a CCD drive clock CK is generated and outputted, a signal processing clock S/H and an A/D clock, whose phase and modulation period are controlled, are generated and outputted.例文帳に追加

その結果、ＣＣＤ駆動クロックＣＫの生成出力と同時に、位相・変調周期が制御された信号処理クロックＳ／Ｈ及びＡ／Ｄクロックの生成出力が行われる。 - 特許庁

The spectrophotometer integrates, by a capacitor 82, current signals outputted by one pixel from the PDA detector every one pulse of a shiftclock CK, and samples to hold the current signals at timing that clamp operation by a switch 87 is released to an S/H circuit 91.例文帳に追加

シフトクロックＣＫの１パルス毎にＰＤＡ検出器７から１画素ずつ出力される電流信号をコンデンサ８２で積分し、スイッチ８７によるクランプ動作が解除されているタイミングでＳ／Ｈ回路９１にサンプル／ホールドする。 - 特許庁

A start bit S is detected by a start bit detecting circuit 20, and when a start bit detecting signal STB becomes a high level, a mask of an operation clock SK by an AND circuit 25 is released, and supply of a clock CK to a shift register 23 is started.例文帳に追加

スタートビット検出回路２０にてスタートビットＳが検出され、スタートビット検出信号ＳＴＢがハイレベルになると、ＡＮＤ回路２５による動作クロックＳＫのマスクが解除され、シフトレジスタ２３に対するクロックＣＫの供給が開始される。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁