frame phase synchronizing circuitとは 意味・読み方・使い方

A TMCC section carrier error detection circuit 119 detects a frame synchronizing signal and a carrier phase error signal for a period of a TMCC signal from a frame synchronization timing detected by a frame detection circuit 118.例文帳に追加

フレーム検出回路１１８で検出されたフレーム同期タイミングからＴＭＣＣ部キャリア誤差検出回路１１９でフレーム同期信号及びＴＭＣＣ信号の期間のキャリア位相誤差が検出される。 - 特許庁

A reception signal phase rotating angle detecting circuit 8A detects a phase rotating angle of part of the received symbol stream, corresponding to bits (1), (0) of a frame synchronizing signal of a received symbol stream on the basis of the Δϕ'(3) and an MSB of a Q symbol stream, outputs the angle to a re-mapper 7, where absolute phase processing is conducted.例文帳に追加

受信信号位相回転角検出回路8Aは、Δφ(3) とＱシンボルストリームのＭＳＢから、受信シンボルストリームのフレーム同期信号のビット(1) と(0) に相当する部分の位相回転角を検出し、リマッパ７に出力し、絶対位相化を行わせる。 - 特許庁

A reception signal phase rotating angle detection circuit 8C detects the phase rotating angle of a part of the received symbol stream corresponding to bit (1), of a frame synchronizing signal of a received symbol stream on the basis of the Δϕ(3) and an MSB of an output Q' of the remapper 7, outputs the angle to the remapper 7, where absolute phase processing is conducted.例文帳に追加

受信信号位相回転角検出回路8Cは、Δφ(3) とリマッパ７の出力のＱ´のMSB から、受信シンボルストリームのフレーム同期信号のビット(1) に相当する部分の位相回転角を検出し、リマッパ７に出力し、絶対位相化を行わせる。 - 特許庁

The clock synchronizing system includes a phase-locked loop circuit for generating a multiplication clock on the basis of a reference clock, a frequency dividing circuit for generating a frequency dividing clock on the basis of the multiplication clock and a frame pulse generating circuit for generating a frame pulse by frequency-dividing the reference clock, wherein the frequency dividing clock is phase-locked by the frame pulse.例文帳に追加

基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 - 特許庁

In this case, a CP/DBPSK detection/ complex division circuit 19 extracts a phase reference signal of a CP signal and a DBPSK signal in a frame synchronizing head symbol, inserts '0' to other carrier positions to obtain a characteristic of a transmission line through complex division by using a known signal.例文帳に追加

このとき、ＣＰ／ＤＢＰＳＫ検出・複素除算回路１９にてフレーム同期先頭シンボルにあるＣＰ信号及びＤＢＰＳＫ信号の位相基準信号を取り出し、他のキャリア位置にはゼロを挿入し、既知の信号を用いて複素除算して伝送路特性を求める。 - 特許庁

A receiver side STM frame synchronizing circuit 12 detects a frame synchronization pattern to check a pattern of a bit phase, generates bit rearrangement information 110 denoting the pattern, applies bit rearrangement processing with respect to the parallel data 102 on the basis of the pattern to generate parallel data 106 that are synchronized in terms of bytes.例文帳に追加

受信側STM フレーム同期回路12では、フレーム同期パターンを検出してビット位相のパターンを調べ、そのパターンを示すビット並べ替え情報110 を生成すると共に、そのパターンに基づいてパラレルデータ102 に対してビット並べ替え処理を施し、バイト同期のとれたパラレルデータ106 を生成する。 - 特許庁