interpolation circuitsとは 意味・読み方・使い方

An output of the rearrangement circuit 2 and the interpolation circuits 3, 4 is given to a KEY generating circuit 8, which generates a television picture composite KEY signal.例文帳に追加

並べ替え回路２と内挿回路３、４の出力からＫＥＹ生成回路８へ入力し、テレビジョン画像合成用ＫＥＹ信号を生成させる。 - 特許庁

Progressive converting circuits 3 and 4 convert an interlace signal into a progressive signal using a scan line interpolation method different each other.例文帳に追加

プログレッシブ変換回路３，４は互いに異なる走査線補間方法によってインターレース信号をプログレッシブ信号に変換する。 - 特許庁

Also, a noise elimination filter 28 is provided between the frequency direction interpolation circuits 25, 29.例文帳に追加

また、周波数方向補間回路２５と周波数補間回路２９との間にノイズ除去フィルタ２８が設けられる。 - 特許庁

The interpolation circuit 1 is provided with basic circuits 10a and 10b, a superposing circuit 20, an inputting terminal 30 and an outputting terminal 40.例文帳に追加

補間回路１は、基本回路１０ａ，１０ｂ、重合わせ回路２０、入力端子３０、および出力端子４０を備えている。 - 特許庁

To reduce the circuit scale by composing an interpolation filter and a quadrature modulation part in with digital circuits.例文帳に追加

ディジタル変調方式に係り、特に補間フィルタと直交変調部をディジタル回路で構成し回路規模を削減可能な方式に関する。 - 特許庁

The adjusting circuits 6 and 7 level-adjusts the inter-field interpolation signal Sfi and the inter-field interpolation signal Sff by the amplification ratio K and K-1, and the level-adjusted signals SFI and SFF are added by an arithmetic unit 8 so that an interpolation scanning signal Sc can be generated.例文帳に追加

調整回路６，７は、フィールド内補間信号Ｓ_fiとフィールド間補間信号Ｓ_ffを増幅率Ｋ，１−Ｋでレベル調整し、レベル調整した信号Ｓ_FIとＳ_FFを演算器８に加算させることで補間走査信号Ｓcを生成させる。 - 特許庁

A selector 25 selects an interpolation value among interpolation values E1-E4 received from averaging circuits 21-24 closest to the pixel value E (true value) received from the sample delay circuit 7 and outputs a direction bit (in 2 bits) denoting a selected interpolation value to an output terminal 31.例文帳に追加

セレクタ２５は、平均化回路２１乃至２４から入力された補間値Ｅ１乃至Ｅ４のうちの、サンプル遅延回路７から入力される画素値Ｅ（真値）に最も近いものを選択し、選択した補間値を示す方向ビット（２ビット）を出力端子３１に出力する。 - 特許庁

When a set reduction rate cannot be realized by the reduction interpolation circuit 31, the reduction rate of the reduction interpolation circuit 31 is determined so as to realize the reduction rate by the combination of the reduction rate of the reduction interpolation circuit 31 and the reduction rate of the reduction circuits 32.例文帳に追加

設定された縮小率が縮小補間回路３１で実現できない場合は、縮小補間回路３１の縮小率と、縮小回路３２の縮小率との組み合わせによって縮小率を実現するよう、縮小補間回路３１の縮小率を決定する。 - 特許庁