「interpolation circuits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

While using delay circuits 1-14, computing elements 15-24, absolute value circuits 25-29, a code generating circuit 30 and a minimum value selector circuit 31, an interpolation component generating circuit 32 generates a downside/upside interpolation component correction value Sd/Su.例文帳に追加

補間対象の補間走査線に対し上側に隣接する上側実走査信号と、それに対し垂直方向に連続する複数の実走査信号とに基づいて、上側実走査信号の下側の補間成分Ｓｄを生成する。 - 特許庁

Interpolation circuits 13a and 13b interpolate the image signals from image memories 11a and 11b on the basis of the movement vector.例文帳に追加

内挿回路１３ａ及び１３ｂは、動きベクトルに基づいて、画像メモリ１１ａ及び１１ｂからの映像信号の動き補償補間する。 - 特許庁

An output of the rearrangement circuit 2 and the interpolation circuits 3, 4 is given to a KEY generating circuit 8, which generates a television picture composite KEY signal.例文帳に追加

並べ替え回路２と内挿回路３、４の出力からＫＥＹ生成回路８へ入力し、テレビジョン画像合成用ＫＥＹ信号を生成させる。 - 特許庁

Progressive converting circuits 3 and 4 convert an interlace signal into a progressive signal using a scan line interpolation method different each other.例文帳に追加

プログレッシブ変換回路３，４は互いに異なる走査線補間方法によってインターレース信号をプログレッシブ信号に変換する。 - 特許庁

Also, a noise elimination filter 28 is provided between the frequency direction interpolation circuits 25, 29.例文帳に追加

また、周波数方向補間回路２５と周波数補間回路２９との間にノイズ除去フィルタ２８が設けられる。 - 特許庁

The interpolation circuit 1 is provided with basic circuits 10a and 10b, a superposing circuit 20, an inputting terminal 30 and an outputting terminal 40.例文帳に追加

補間回路１は、基本回路１０ａ，１０ｂ、重合わせ回路２０、入力端子３０、および出力端子４０を備えている。 - 特許庁

To reduce the circuit scale by composing an interpolation filter and a quadrature modulation part in with digital circuits.例文帳に追加

ディジタル変調方式に係り、特に補間フィルタと直交変調部をディジタル回路で構成し回路規模を削減可能な方式に関する。 - 特許庁

The adjusting circuits 6 and 7 level-adjusts the inter-field interpolation signal Sfi and the inter-field interpolation signal Sff by the amplification ratio K and K-1, and the level-adjusted signals SFI and SFF are added by an arithmetic unit 8 so that an interpolation scanning signal Sc can be generated.例文帳に追加

調整回路６，７は、フィールド内補間信号Ｓ_fiとフィールド間補間信号Ｓ_ffを増幅率Ｋ，１−Ｋでレベル調整し、レベル調整した信号Ｓ_FIとＳ_FFを演算器８に加算させることで補間走査信号Ｓcを生成させる。 - 特許庁

A selector 25 selects an interpolation value among interpolation values E1-E4 received from averaging circuits 21-24 closest to the pixel value E (true value) received from the sample delay circuit 7 and outputs a direction bit (in 2 bits) denoting a selected interpolation value to an output terminal 31.例文帳に追加

セレクタ２５は、平均化回路２１乃至２４から入力された補間値Ｅ１乃至Ｅ４のうちの、サンプル遅延回路７から入力される画素値Ｅ（真値）に最も近いものを選択し、選択した補間値を示す方向ビット（２ビット）を出力端子３１に出力する。 - 特許庁

When a set reduction rate cannot be realized by the reduction interpolation circuit 31, the reduction rate of the reduction interpolation circuit 31 is determined so as to realize the reduction rate by the combination of the reduction rate of the reduction interpolation circuit 31 and the reduction rate of the reduction circuits 32.例文帳に追加

設定された縮小率が縮小補間回路３１で実現できない場合は、縮小補間回路３１の縮小率と、縮小回路３２の縮小率との組み合わせによって縮小率を実現するよう、縮小補間回路３１の縮小率を決定する。 - 特許庁

Implementing interpolation calculation is made by using the interpolation coefficients outputted from the coefficient switching circuits 29, 30, and an image signal, corresponding to the converted image, is output.例文帳に追加

係数切替回路２９，３０から出力される補間係数を用いて補間演算が行われ、変換画像に対応する画像信号が出力される。 - 特許庁

Phase interpolation circuits 13-1, 13-2 subject two reference clocks having phases different in phase by 90° from each other that are inputted through the phase selecting circuit 12 to interpolation to generate an output clock having an intermediate phase.例文帳に追加

位相補間回路13-1、13-2は、位相選択回路12を通じて入力される互いに90°位相の相違する2つのリファレンスクロックを補間して中間の位相の出力クロックを生成する。 - 特許庁

An interpolation calculation part 61 is provided with a shift register constituted of a circuit 21, constant multipliers 22a to 22c and an adder 23 to execute interpolation processing by these circuits.例文帳に追加

補間計算部６１は、回路２１によって構成されるシフトレジスタ、定数乗算器２２ａ，２２ｂ，２２ｃ、加算回路２３を備え、これらによって補間処理を実行する。 - 特許庁

These two signal sieries are digitized respectively in ADCs 16a, 16b to be subjected to interpolation processings in interpolation filters 17a, 17b and zero crossing points are detected by zero crossing point detecting circuits 18a, 18b.例文帳に追加

２つの信号系列はそれぞれＡＤＣ１６ａ、ｂにてデジタル化され、補間フィルタ１７ａ、ｂ、にて補間処理を施され、ゼロクロス点検出回路１８ａ、ｂによってゼロクロス点が検出される。 - 特許庁

The interpolation computing part 27 is composed of simple digital circuits comprising, for example, an adder, a multiplier, etc., and this interpolation computing part 27 serially outputs the picture element data of an original image picture element and the picture element data of an interpolating picture element.例文帳に追加

補間演算部２７は、例えば加算器や乗算器などからなる簡素なデジタル回路によって構成されており、この補間演算部２７から、元画像画素の画素データおよび補間画素の画素データをシリアルに出力する。 - 特許庁

An address generating unit 10 activates two memory circuits, from which basic data of four lattice points required for interpolation calculation are extracted out of three memory circuits, and direct the memory circuits to output all of basic data for the relevant address to a data selecting unit 16.例文帳に追加

アドレス生成部１０は、３つのメモリ回路の中から、補間演算に必要となる４格子点の基礎データを抽出すべき２つのメモリ回路をアクティブにして、該当アドレスの全基礎データをデータ選択部１６に出力させる。 - 特許庁

In an encoding apparatus, the delay circuit 184 of a pixel holding circuit 141 extracts an attentional pixel in the image of a video signal to be input and delay circuits 181, 183, 185 and 187 of the pixel holding circuit 141 extract a plurality of pixels for interpolation to be used for interpolating an interpolation pixel corresponding to the attentional pixel.例文帳に追加

画素保持回路１４１の遅延回路１８４は入力される映像信号の画像の注目画素を抽出し、画素保持回路１４１の遅延回路１８１，１８３，１８５および１８７は注目画素に対応する補間画素を補間するのに用いる複数の補間用画素を抽出する。 - 特許庁

The signal interpolation method and the apparatus detect the frequency of the sensor signal (1), through the use of two systems of the interpolation circuits (3, 3A) of the closed loop system (5) and the open loop system (6) and select and output position/angle data (4, 4A) of either system (5 or 6), through the use of a selector (20).例文帳に追加

本発明による信号内挿方法及び装置は、内挿回路(3,3A)を閉ループ系(5)と開ループ系(6)の２系統を用い、センサ信号(1)の周波数を検出し、セレクタ(20)を用いて各系(5,6)の何れかの位置／角度データ(4,4A)を選択して出力する方法と構成である。 - 特許庁

An interpolation processing circuit 14 processes signals of pixels laid out in a checkered pattern and having the sensitivity of G light with high accuracy, color difference signals are calculated respectively at pixel positions of R and B lights, interpolation processing circuits 18, 19 apply interpolation processing to the color difference signals, synthesizing the color difference signals for all the pixels can obtain color pixel signals almost without a color false signal.例文帳に追加

市松状に配置されたＧ光の感度を有する画素信号を高精度に補間処理回路１４を用いて処理し、Ｒ，Ｂ光の画素位置でそれぞれ色差信号を算出し、補間処理回路１８，１９による補間処理を行い、全画素の色差信号を合成することで、色偽信号のほとんどないカラー画素を得る。 - 特許庁

Respective G signals of all pixels in a pixel signal having the sensitivity of G light are generated by using a highly accurate interpolation processing circuit 14, color difference signals on the pixel positions of R and B light components are calculated, respectively, and after performing interpolation processing by interpolation processing circuits 18, 19 on the basis of the correlation of the G signals, color difference signals of all pixels are synthesized.例文帳に追加

Ｇ光の感度を有する画素信号を高精度の補間処理回路１４を用いて全画素のＧ信号を生成し、Ｒ，Ｂ光の画素位置でそれぞれ色差信号を算出し、Ｇ信号の相関関係に基づき補間処理回路１８，１９により補間処理を行ったのち、全画素の色差信号を合成する。 - 特許庁

To RGB video signals to be inputted, average value calculation circuits 2a, 2b, 2c output center pixel signals and interpolation average signals and a control circuit 11 outputs a defective pixel correction channel ch1 and a reference channel ch2.例文帳に追加

入力されるＲＧＢの映像信号に対し、平均値算出回路２ａ，２ｂ，２ｃは中心画素信号と補間平均信号を出力し、制御回路１１は、欠陥画素補正チャンネルｃｈ１と参照チャンネルｃｈ２を出力する。 - 特許庁

Channel estimate circuits 54, 55 of the mobile radio terminal for digital radio communication respectively generate a channel estimate value on the basis of a common pilot symbol and an interpolation pilot symbol.例文帳に追加

デジタル無線通信の携帯無線端末において、チャネル推定回路５４，５５はそれぞれ共通パイロットシンボルおよび内挿パイロットシンボルに基づくチャネル推定値を生成する。 - 特許庁

When the maximum delay time of the multipath is smaller than a threshold τ, and the maximum Doppler shift value is not less than a threshold fd, a transmission line function is estimated by frequency direction interpolation circuits 25, 29.例文帳に追加

マルチパスの最大遅延時間が閾値τより小さく、かつ、最大ドップラーシフト値が閾値ｆｄ以上である場合には、周波数方向補間回路２５および周波数方向補間回路２９により伝送路関数が推定される。 - 特許庁

To provide a video signal processing circuit where deterioration in the vertical resolution is reduced in the interpolation in a vertical direction of an interlace signal and further large scale integration LSI is facilitated be cause the processing circuit comprises digital circuits.例文帳に追加

インターレース信号の垂直方向の補間の際の垂直解像度の劣化が軽減され、しかもデジタル回路で構成できるのでＬＳＩ化が容易な映像信号処理回路を提供する。 - 特許庁

To selectively output optimum position/angle data (4, 4A), according to the frequency of a sensor signal, through the use of interpolation circuits of a closed loop system and an open loop system.例文帳に追加

本発明は、閉ループ系と開ループ系の内挿回路を用い、センサ信号の周波数に応じて最適な位置／角度データ(4,4A)を選択出力することを目的とする。 - 特許庁

According to this arrangement, the voltage follower circuits 103 and 104 operate in an interpolation fashion, and the amplifying operation can be conducted without saturation from the ground electric potential to the power supply voltage.例文帳に追加

このように、ボルテージフォロワ回路１０３，１０４が補間する形で動作し、かつ接地電位から電源電圧まで飽和することなく増幅動作が行える。 - 特許庁

To reduce a hardware scale by calculating through the use of an arithmetic interpolation expression arranged so as to reduce the number of multiplying times, so as to reduce multiplication circuits.例文帳に追加

乗算回数が少なくなるように整理した補間演算式を用いて演算することで乗算回路を少なくしてハードウェア規模を小さくすることができる。 - 特許庁

A first to a third interpolation process circuits 20a, 20b, and 20c are composed of a data identifying unit 51, a data converting unit 52, a data interpolating unit 53, a data reconverting unit 54, and four switches SW1-SW4, as illustrated in figure 3.例文帳に追加

第１ないし第３補間処理回路２０ａ、２０ｂ、２０ｃは、図３に示すように、データ判定部５１、データ変換部５２、データ補間部５３、データ再変換部５４及び４つのスイッチＳＷ１〜ＳＷ４より構成される。 - 特許庁

The image processing device has a constitution in which one or more reduction circuits 32 having a fixed reduction rate are connected in multistage to a reduction interpolation circuit 31 having a variable reduction rate.例文帳に追加

可変縮小率を有する縮小補間回路３１に、固定縮小率を有する１つ以上の縮小回路３２を多段接続した構成を有する。 - 特許庁

Then, the video signal and the generated interpolation signal are respectively time base enhanced by time base enhancement circuits 30 and 31 using the video signal of a previous frame.例文帳に追加

そして、映像信号と生成した内挿映像信号は、それぞれ以前のフレームの映像信号を用いて時間軸強調回路３０、３１により時間軸強調される。 - 特許庁

Therefore, the ultrasonic diagnostic apparatus can be constituted at a low cost without using exclusive circuits for executing the coordinate transformation and the interpolation, which are complicated processes and lead to the cost increase.例文帳に追加

これにより、煩雑であり且つ高コスト化に起因する座標変換及び補間処理を行うための専用の回路を使用せずとも、低コストな超音波診断装置を構成することができる。 - 特許庁

Multiplier circuits 16, 17 and an adder circuit 18 apply weighted sum to the interpolation data based on a gain (g) and an image composition circuit 19 converts the current field image by using the result of the sum.例文帳に追加

これらの補間データは乗算回路１６、１７および加算回路１８によりゲインｇに基づいて重み付け加算され、この加算結果を用いた現在のフィールド画像の変換が画像合成回路１９によって行われる。 - 特許庁

A repeatable run-out (RRO) detector employs one or more digital interpolation circuits to interpolate asynchronous sample values representing an RRO address mark (AM) and RRO data ; an asynchronous maximum likelihood (AML) detector detects RRO AM; and a RRO data decoder decodes the RRO data.例文帳に追加

繰り返し振れ（ＲＲＯ）検出器が、１つまたは複数のデジタル補間回路を用いて、ＲＲＯアドレス・マーク（ＡＭ）およびＲＲＯデータを表す非同期サンプル値を補間し、非同期最尤（ＡＭＬ）検出器がＲＲＯ ＡＭを検出し、ＲＲＯデータ復号器がＲＲＯデータを復号化する。 - 特許庁

The resolution conversion processing part 21 applies interpolation processing according to a bilinear method to input image data to generate the pixel data of three-times magnified image data at a maximum, and outputs the pixel data to respective logic circuits LC0-LC2 of the RPU/DMA channel controller 22.例文帳に追加

解像度変換処理部２１は、入力画像データに対してバイリニア法による補間処理を行って最大３倍の拡大画像データの画素データを生成し、ＲＰＵ・ＤＭＡチャンネルコントローラ２２の各論理回路ＬＣ０ないしＬＣ２に出力する。 - 特許庁

A KEY generating video signal is separated by a Y/C separation circuit 1, a rearrangement circuit 2 rearranges a luminance signal according to a 4:2:0:p video signal format and interpolation circuits 3, 4 to provide the same band as that of the luminance signal to the color difference signal are provided.例文帳に追加

ＫＥＹ生成用映像信号をＹ／Ｃ分離回路１で分離し、４：２：０：ｐ映像信号フォーマット時には、輝度信号に対しては並べ替え回路２で並べ替え、色差信号に対しては輝度信号と同じ帯域を持たせる内挿回路３、４を設けている。 - 特許庁

A time base enhancement circuit 14 performs variable control of an enhancement gain of a high frequency component in the time base direction according to the movement vector to the image signals from the interpolation circuits 13a and 13b and performs time base enhancement only when the image is moved in one direction smoothly.例文帳に追加

時間軸強調回路１４は、内挿回路１３ａ及び１３ｂからの映像信号に対して、時間軸方向の高域成分の強調利得を動きベクトルに応じて可変制御して、画面が滑らかに一定方向に移動した場合のみ、時間軸強調する。 - 特許庁

In interpolation, normal sampled data are inputted through switching circuits 2 and 3 to an even-numbered tap filter circuit 4 and an odd- numbered tap filter circuit 5 respectively, prescribed convolution arithmetic is preformed and the result is alternately selected by a multiplexer 7 and outputted as double oversampled data.例文帳に追加

インターポレーション時には、１倍サンプリングデータが切り替え回路２、３を介して偶タップフィルタ回路４および奇タップフィルタ回路５にそれぞれ入力されて、所定の畳み込み演算がなされ、その結果がマルチプレクサ７によって交互に選択されて、２倍オーバーサンプリングデータとして出力される。 - 特許庁

Further, the data of either one of the display data corresponding to the input image signal and the interpolation display data formed based on the input image signal is applied to the signal line driving circuits 13a and 13b in at least one period among the plurality of periods and the other data is applied thereto on at least another one period among the plurality of the periods.例文帳に追加

さらに、これら信号線駆動回路１３ａ，１３ｂには、複数の期間のうちの少なくとも１期間において、入力画像信号に対応した表示データと入力画像信号に基づいて作成した補間表示データとの何れか一方のデータを与え、複数の期間のうちの少なくとも他の１期間において、他方のデータを与える。 - 特許庁

High speed expansion and reduction conversion arithmetic circuits of a primitive pattern is constituted by using circuit structure for reading the texture pattern from a cache memory 2 by a texture address generation circuit 1 and loading applicable data from an external memory 3 when a cache mistake detection circuit 4 detects cache mistakes, and an interpolation circuit 4 by the bicubic function.例文帳に追加

テキスチャーアドレス発生回路１で、テキスチャーパターンをキャシュメモリ２から読みだし、キャシュミス検出回路４がキャシュミスを検出すると外部メモリ３から該当データをロードするための回路構成と、双３次関数による補間回路４を用いて、原始パターンの高速拡大および縮小変換演算回路を構成する。 - 特許庁