memory parityとは 意味・読み方・使い方

The memory cell array 310 stores normal data and parity data.例文帳に追加

メモリセルアレイ３１０はノーマルデータ及びパリティデータを保存する。 - 特許庁

The memory driver 2 has a memory control interface 21, a parity data generating circuit 22 for generating parity data for determining the propriety of data transfer, and a parity check circuit 23 for comparing parity data which the circuit has generated with parity data transferred from the memory card 1.例文帳に追加

メモリドライバ２は、メモリ制御インタフェース２１の他、データ転送の良否を判定するためのパリティデータを生成するパリティデータ生成回路２２と、これが生成したパリティデータとメモリカード１から転送されたパリティデータとを比較するパリティチェック回路２３とを有する。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE EQUIPPED WITH PARITY GENERATOR FOR ERROR DETECTION例文帳に追加

エラー検出用パリティー発生器を備えた半導体メモリ装置 - 特許庁

After data to which parity is added is recorded in a disk 3, the parity part is stored in the nonvolatile memory 38.例文帳に追加

パリティーを付加したデータをディスク３に記録した後に、そのパリティー部分を不揮発性メモリ38に格納する。 - 特許庁

At the reading side of the FIFO memory 2, parity check is operated by a parity calculating part 3, and a parity error by frame units is checked by a frame loss detecting part 4.例文帳に追加

ＦＩＦＯメモリ２の読出し側では、パリティ演算部３でパリティチェックを行い、フレーム喪失検出部４にてフレーム単位のパリティエラーをチェックする。 - 特許庁

On the readout side of the memory circuit 3, readout output data c are inputted to a parity arithmetic circuit 4 and the parity arithmetic circuit 4 outputs parity data d.例文帳に追加

メモリ回路３の読み出し側は、読み出された出力データｃがパリティ演算回路４に入力され、パリティ演算回路４はパリティデータｄを出力する。 - 特許庁

Input data a is inputted to a memory circuit 3 and also inputted to a parity arithmetic circuit 1 to output parity data b from the parity arithmetic circuit 1.例文帳に追加

入力データａはメモリ回路３に入力されるとともに、パリティ演算回路１に入力され、パリティ演算回路１からパリティデータｂが出力される。 - 特許庁

A bit position of a parity memory 10 is specified by using unused bits of a physical address generated as the address depth of the parity memory 10 becomes a half of a real data storage memory.例文帳に追加

パリティメモリ１０のアドレス深度が実データ格納メモリの半分となることにより生じる物理アドレスの未使用ビットを用いてパリティメモリ１０のビット位置を指定する。 - 特許庁