synthesis conditionとは 意味・読み方・使い方

A synthesis rule storage section 102 stores synthesis rules, in which synthesis conditions through a combination of kinds of the source data and attribute information, such as a version and a synthesized template name under the established synthesis condition, are described.例文帳に追加

合成ルール記憶部１０２は、素材データの種類、バージョン等の属性情報の組み合わせによる合成条件と合成条件が成立するときに合成するテンプレート名とを記載した複数の合成ルールを記憶している。 - 特許庁

The content vocalization providing system comprises: a voice synthesis condition input means of inputting an arbitrary voice synthesis condition of conversion of vocalized data while being associated with contents; and a vocalizing means of converting contents to be provided into vocalized data according to the voice synthesis condition inputed by the voice synthesis condition input means and transmitting the data to a terminal requesting the contents.例文帳に追加

本発明のコンテンツ音声化提供システムは、音声化データに変換する任意の音声合成条件をコンテンツに対応付けて取り込む音声合成条件取り込み手段と、この音声合成条件取り込み手段が取り込んだ音声合成条件に従って、提供対象のコンテンツを音声化データに変換して、コンテンツの要求端末に送信する音声化手段とを有する。 - 特許庁

IMPROVED SYNTHON FOR SYNTHESIS, AND METHOD FOR DEPROTECTION OF PEPTIDE NUCLEIC ACID UNDER MILD CONDITION例文帳に追加

合成用の改良されたシントンと、緩やかな条件下でのペプチド核酸の保護解除方法 - 特許庁

In the boundary condition synthesis and processing method, a boundary condition is extracted (step 101), a data base related to the extracted boundary condition is prepared (step 102) and lower circuit information unnecessary for the synthesis of a boundary is deleted from the data base (step 103).例文帳に追加

境界条件を抽出し（ステップ１０１）、この抽出した境界条件に関するデータベースを作成し（ステップ１０２）、このデータベースから境界合成に必要のない下位回路情報を削除（ステップ１０３）する。 - 特許庁

An in-signal condition discrimination section 30 compares the master signal with a second condition and the slave signal with the second condition respectively and excludes it from the object of the synthesis diversity when the master signal or the slave signal does not satisfy the second condition.例文帳に追加

信号内条件判定部３０は、主信号と従信号をそれぞれ第２の条件と比較し、第２の条件を満たさないものがあれば、それを合成ダイバーシチの対象から除外する。 - 特許庁

To realize a logical synthesis boundary condition processor capable of shortening the processing time of logical synthesis and eliminating the necessity of excess elements for uniforming clock delay in layout design in generating a boundary condition for dividing a logical circuit into modules and performing logical synthesis in each module.例文帳に追加

モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。 - 特許庁

To provide a delay analysis method of an integrated circuit that enables finding of delay condition violation expressing after clock tree synthesis during delay analysis in an ideal clock mode before clock tree synthesis, and enables reduction of the design man-hour when the delay condition violation expressing after clock tree synthesis is included in design data before the clock tree synthesis.例文帳に追加

クロックツリー合成前の理想クロックモードでの遅延解析時に、クロックツリー合成後に発現する遅延条件違反を発見できるようにし、クロックツリー合成前の設計データにクロックツリー合成後に発現する遅延条件違反が含まれている場合の設計工数を低減化できるようにした集積回路の遅延解析方法を提供する。 - 特許庁

To provide a boundary condition synthesis and processing method in a logical synthesis system capable of suppressing the memory load on a computer at the time of synthetic processing and improving the efficiency of synthetic processing.例文帳に追加

合成処理時にコンピュータのメモリ負担を押さえ、合成処理の効率化を図ることのできる論理合成システムにおける境界条件合成処理方法を提供する。 - 特許庁