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日英・英日専門用語辞書での「trap bit」の意味

trap bit

トラップビット

「trap bit」の部分一致の例文検索結果

該当件数 : 12



例文

MULTI-BIT NON-VOLATILE MEMORY UTILIZING NON-CONDUCTIVE CHARGE TRAP GATE例文帳に追加

非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ - 特許庁

A charge trap area for storing a 3-bit data value in 1.5 bit of one charge trap area, i.e., one memory element is provided.例文帳に追加

一つの電荷トラップ領域に1.5ビット、すなわち一つのメモリ素子に3ビットのデータ値を記憶する電荷トラップ領域を持つ。 - 特許庁

A series of processes is performed by using the bit line work mask 22, i.e., the removal of the charge trap layer 3 exposed in the opening, the formation of a bit line insulating film 10 on a substrate surface with the charge trap layer 3 removed therefrom, and the formation of the embedded bit line 5 by ion implantation to the substrate 1 via the bit line insulating film 10.例文帳に追加

このビット線加工マスク22を用いて、開口部に露出した電荷トラップ層3の除去、電荷トラップ層3が除去された基板表面へのビット線絶縁膜10の形成、及びビット線絶縁膜10を介しての基板1中へのイオン注入による埋め込みビット線5の形成の一連の工程を行う。 - 特許庁

Then, the bit line work mask 22 is removed, a word line 7 composed of a gate electrode is formed on the charge trap layer 3 and the bit line insulating film 10, and the memory cell is established.例文帳に追加

その後、ビット線加工マスク22を除去して、電荷トラップ層3及びビット線絶縁膜10上に、ゲート電極からなるワード線7を形成して、メモリセルを完成する。 - 特許庁

The semiconductor device has a plurality of diffusion bit lines 108, a plurality of word lines 114, a plurality of trap films 102 having a charge holding function, and a plurality of bit line insulating film 110.例文帳に追加

半導体装置は、複数の拡散ビット線108と、複数のワード線114と、電荷保持機能を有する複数のトラップ膜102と、複数のビット線絶縁膜110とを備える。 - 特許庁

A charge trap layer 3 is formed on a substrate 1, and then, a bit line work mask 22 is formed where a region is opened with an embedded bit line formed therein.例文帳に追加

基板1上に電荷トラップ層3を形成した後、埋め込みビット線が形成される領域が開口されたビット線加工マスク22を形成する。 - 特許庁

例文

To provide a nonvolatile semiconductor memory device having a trap film for charge storage and a bit-line diffusion layer of a MONOS type semiconductor memory device, and to provide a manufacturing method therefor.例文帳に追加

MONOS型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

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「trap bit」の部分一致の例文検索結果

該当件数 : 12



例文

To minimize trap phenomenon, in which charges are confined in an insulating layer on an element isolation structure, and prevent interference between bit lines, in the method for manufacturing flash memory device.例文帳に追加

フラッシュメモリ素子の製造方法において、素子分離構造上の誘電体層に電荷が閉じ込められるトラップ現象を最小限に抑えてビット線間の干渉を防ぐようにする。 - 特許庁

To achieve both complete removal of a trap film of a bit line contact part and securing of a sufficient remaining amount of an implanted filling insulating film between a memory cell portion and a gate electrode.例文帳に追加

ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。 - 特許庁

To provide a method for manufacturing a non-volatile semiconductor memory device capable of forming an embedded bit line structure by a simple method in a non-volatile semiconductor memory device using a charge trap layer as a memory device.例文帳に追加

電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置において、簡便な方法で埋め込みビット線構造を形成できる不揮発性半導体装置の製造方法を提供する。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の3−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第1〜第3ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

例文

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜108を形成した後、層間絶縁膜108に、ビット線103に到達する第1の開口部120、及び第1の開口部120に隣接するダミーワード線105に到達する第2の開口部121を同時に形成する。 - 特許庁

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