階層型セルの英語

階層型無線セル構造を持つセルラ移動体無線通信ネットワークでの無線伝送のための方法例文帳に追加

METHOD FOR RADIO TRANSMISSION IN CELLULAR MOBILE RADIO COMMUNICATION NETWORK WITH HIERARCHICAL RADIO CELL STRUCTURE - 特許庁

多重階層平面を有するマルチポートメモリアーキテクチャは、典型的には最下位階層平面において１ポートメモリセルを有している。例文帳に追加

Multi-port memory architecture having a multilevel hierarchy typically has one-port memory cells in the lowermost hierarchical level. - 特許庁

階層型スケジューラを具えた装置は、サーバーに接続され、インターセル間隔に基づいてスケジュールするスケジューラを有する。例文帳に追加

The apparatus provided with a hierarchical scheduler is connected to the server and has a scheduler that schedules based on an inter-cell interval. - 特許庁

移動体無線通信ネットワーク１には、小さい無線セル２および小さい無線セル２の上位に置かれる少なくとも１つのより大きい無線セル３を持つ階層型無線セル構造がある。例文帳に追加

The cellular mobile radio communication network 1 has a hierarchical radio cell structure consisting of small radio cells 2 and at least one larger radio cell 3 superposed on the small radio cells 2. - 特許庁

階層型入出力線構成を有する半導体記憶装置において、セルフリフレッシュ動作時の低消費電力化を可能とする半導体記憶装置を提供する。例文帳に追加

To reduce power consumption at the time of a self-refresh operation in a semiconductor memory device having hierarchical input/output line constitution. - 特許庁

この発明は、ワード線が階層化、ブロック化され、メモリセルアレイに対してビット線の負荷回路がビット線の書き込み／読み出し回路と逆側に配置された半導体記憶装置における構成の小型化、低消費電力化を達成することを課題とする。例文帳に追加

To miniaturize the constitution and to achieve low power consumption of a semiconductor memory in which word lines are made a hierarchical state and a block state, and a load circuit of bit lines is arranged at a reverse side to a write-in/read-out of bit lines. - 特許庁

サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。例文帳に追加

To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder. - 特許庁