| 例文 (10件) |
出力補数回路の部分一致の例文一覧と使い方
該当件数 : 10件
２の補数回路５７１は、入力値Ｘに対して１００Ｂ−Ｘを出力値Ｚとする特殊な回路である。例文帳に追加
This complement circuit 571 is a special circuit which has 100B-X as its output value Z for an input value X. - 特許庁
第１のパルスから第２のパルスに切り替わる場合は、ロー信号を出力してからハイ信号を出力するようにスイッチ回路を制御することで、現在のカウント値を１の補数に変換させる。例文帳に追加
When switching from the first pulse to the second pulse, the switch circuits are controlled to output the high signal after outputting the low signal, and the current count value is converted into a complement of "1". - 特許庁
第１論理回路（１３０，１３２，１３４，１４８）が、複数の第１タップ信号と、Ｎ個の予め定められた信号の１つおよびＮ個の予め定められた信号の補数を受信するようにつながれて、第１出力信号を発生する。例文帳に追加
First logic circuits 130, 132, 134 and 148 are linked so as to receive the plural first tap signals, one of N pieces of predetermined signals and the complements of N pieces of predetermined signals, and they generate first output signals. - 特許庁
輝度信号１０に対してＢＰＦ１００の出力１１は、２の補数表現による符号付数値であり、変換回路１０２を通して符号ビットと絶対値に変換される。例文帳に追加
Output 11 from a BPF 100 for a luminance signal 10 is a signed numerical value by two's complement notation and converted through a conversion circuit 102 into a signed bit and an absolute value. - 特許庁
クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。例文帳に追加
After cumulative addition is performed m+n-1 times according to the clock signal CLK, the lower m+m-1 bits of the cumulative addition value in the data latch circuit 14 is held in a data latch circuit 16, and outputted as a multiplication result Z of two's complement display. - 特許庁
乗算回路１は、入力信号Ａの２の補数、１倍、２倍の何れかの信号値と、入力信号Ａの２倍、４倍、８倍の何れかの信号値を加算することによって、入力信号Ａを１〜１０倍に乗算して出力信号Ｂとして出力する。例文帳に追加
This multiplication circuit 1 multiplies input signals A by 1-10 and outputs them as output signals B by adding the signal value of one of the two's complement, signal and double of the input signals A and the signal value of one of the double, quadruple and octuple of the input signals A. - 特許庁
また、前演算結果を入力とする前記１０進４倍数生成回路１６の出力を反転したデータを前記１０進加算器のもうひとつの入力に入力し、１０進加算器１３のキャリ入力には常に１を入力することで１０進４倍数の２の補数を生成する。例文帳に追加
Further, data generated by inverting the output of the decimal 4-multiple generating circuit 16 inputting the arithmetic result are inputted to the other input of the decimal adder and 1 is always inputted to the carry input of the decimal adder 13 to generate a complement of 2 to the decimal 4-multiple. - 特許庁
２の補数形式で表現された数値にバイアス値（01111111Ｂ）を加えることでバイアス表現された第１及び第２データｅ１，ｅ２の加算を行う加算装置１０は、第２データｅ２の最上位ビットe2[7] を反転させる反転回路１２と、反転回路１２の出力｛~e2[7]，e2[6:0]｝と第１データｅ１とを加算するキャリー入力が１に固定された８ビット加算器１４とを備える。例文帳に追加
Addition processing of 1st data e1 and 2nd data e2 which are subjected to bias representation obtained by adding a bias value 127 (=27-1) to 8-bit data represented by 2 complement format is performed, and 8-bit addition result data e3 undergoing bias representation is outputted. - 特許庁
選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。例文帳に追加
A selection circuit 14 receives the decision signal JD and selectively outputs either data of a first representation format obtained by adding a decision bit to the dimensional data DX or data of a second representation format obtained by adding the decision bit to complement data/DX generated as inverted data of the dimensional data DX on the basis of the number of changed bits. - 特許庁
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