| 意味 | 例文 (11件) |
DDR2を含む例文一覧と使い方
該当件数 : 11件
To adjust the impedance of an output buffer in a DDR2 memory through the use of an OCD impedance adjusting function from the side of a memory controller.例文帳に追加
メモリコントローラ側からOCDインピーダンス調整機能を用いたDDR2メモリの出力バッファのインピーダンス調整を行う。 - 特許庁
A DDR2 memory 13 is directly mounted on a control substrate 1.例文帳に追加
ＤＤＲ２メモリ１３はコントロール基板１に直接実装されている。 - 特許庁
A data strobe signal DQS is set to a single mode in the DDR2 (320).例文帳に追加
また、データストローブ信号ＤＱＳは、ＤＤＲ２（３２０）においてシングルモードに設定される。 - 特許庁
The memory controller 200 makes the mobile DDR 310 and the DDR2 (320) operate with timing which conforms to the upper limit-lower operational frequency of the operational frequencies of the mobile DDR 310 and DDR2 (320).例文帳に追加
メモリコントローラ２００はモバイルＤＤＲ３１０およびＤＤＲ２（３２０）のうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより動作させる。 - 特許庁
As the DDR2 (320) has a lower limit of operational frequency, only the mobile DDR 310 is used at the low-speed operations, and the mobile DDR 310 and the DDR2 (320) are both used when high-speed operations are required.例文帳に追加
また、ＤＤＲ２（３２０）には動作周波数に下限があるため、低速動作時にはモバイルＤＤＲ３１０のみを使用して、高速動作が必要になるとモバイルＤＤＲ３１０およびＤＤＲ２（３２０）の両者が使用される。 - 特許庁
A memory 300 is composed of a mobile DDR 310 and a DDR2 (320) which have different interfaces and mixed together.例文帳に追加
異なるインターフェースを有するモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が混在してメモリ３００を構成する。 - 特許庁
The mobile DDR 310 and the DDR2 (320) are connected to the physical layer (PHY) block 220 of a memory controller 200 without signal termination.例文帳に追加
メモリコントローラ２００の物理層（ＰＨＹ）ブロック２２０にはモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が信号終端せずに接続される。 - 特許庁
Further, the FPGA8 including a damping resistor R1 is configured so that the damping resistor R1 does not operate when an imaging signal is outputted with the predetermined communication clock to the DDR2 memory 9.例文帳に追加
そして、ＦＰＧＡ８は、ダンピング抵抗Ｒ１を備え、撮像信号を所定の通信クロックでＤＤＲ２メモリ９に出力するときに、ダンピング抵抗Ｒ１を動作させないように構成される。 - 特許庁
The CC function is extendable to future DDR2 and DDR3 operating requirements in which latency of higher frequency modes will increase due to the shift from 2 bit pre-fetch to 4 and 8 bit pre-fetch architecture.例文帳に追加
ＣＣ機能は、２ビット先取りから４および８ビット先取りアーキテクチャへのシフトによって、高周波数モードの待ち時間が増加することになる、将来のＤＤＲ２およびＤＤＲ３オペレーティング要件に拡張可能である。 - 特許庁
When the SDRAM is for DDR2, the output signal outputted by an output circuit 15 is outputted as a main output signal to the output terminal 17 and the output signal outputted by the output circuit 14 becomes a subordinate output signal to adjust the slew rate or output current value of the main output signal, or the impedance of the output terminal viewed from outside.例文帳に追加
また、ＳＤＲＡＭがＤＤＲ２用である場合には、出力回路１５から出力される出力信号が主の出力信号となって出力端子１７に出力されると共に、出力回路１４から出力される出力信号が従の出力信号となって主の出力信号のスルーレートあるいは出力電流値、もしくは出力端子の外部から見たインピーダンスを調整するように動作する。 - 特許庁
A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加
半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁
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