「digital phase lock loop」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A phase lock loop monitors a first digital signal and derives a second digital signal operating substantially at a frequency in-phase with the first digital signal.例文帳に追加

位相ロック・ループは第１ディジタル信号を監視し、この信号と同相の周波数で実質的に動作する第２ディジタル信号を導出する。 - 特許庁

A direct digital synthesizer is operatively coupled to the input part of the phase lock loop, with the synthesizer configured to generate a low-frequency signal that is transmitted to the phase lock loop.例文帳に追加

直接デジタル合成器は位相ロックループの入力部に動作可能に結合され、合成器は位相ロックループに送出される低周波信号を生成する。 - 特許庁

To detect a phase of an input clock signal with a high phase resolution using a sampling clock signal as a reference in a digital phase detector available for a phase lock loop.例文帳に追加

フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。 - 特許庁

A reproduced signal is supplied to an analog/digital converter 6 and a phase lock loop means 7 and digitally converted.例文帳に追加

再生信号がアナログデジタル変換器６及び位相ロックループ手段７に供給されて再生信号のデジタル変換が行われる。 - 特許庁

To provide a digital processing phase locked loop circuit that can reduce a synchronization lock time required when a frequency deviation takes place in a built-in oscillator.例文帳に追加

ディジタルプロセッシング位相同期ループ回路において、内蔵する発振器に周波数ズレが生じた場合にかかる同期引き込み時間を短縮する。 - 特許庁

The symbol rate detector has: a nonlinear processing unit that performs nonlinear processing to the digital modulation signal and outputs the post-nonlinear-processing digital modulation signal; and a phase-locked loop that applies a phase-lock to the post-nonlinear-processing digital modulation signal.例文帳に追加

シンボルレート検出器であって、デジタル変調信号に非線形処理を行い、非線形処理後のデジタル変調信号を出力する非線形処理部と、前記非線形処理後のデジタル変調信号に位相同期する位相同期ループとを有する。 - 特許庁

To provide a digital PLL (phase-lock loop) circuit which can smoothly cope with different PRML (partial response maximum likelihood) while suppressing increase of a circuit scale, and a data reproducing device which adopts it.例文帳に追加

回路規模の増大を抑制しながら、異なるＰＲＭＬに円滑に対応し得るデジタルＰＬＬ回路およびそれを採用するデータ再生装置を提供する。 - 特許庁

The transmit electronic circuit includes a voltage control oscillator (VCO), a dielectric resonator type oscillator (DRO), a phase lock loop (PLL) component, and a direct digital synthesizer (DDS).例文帳に追加

送信電子回路は、電圧制御発振器（ＶＣＯ）、誘電体共振器型発振器（ＤＲＯ）、位相ロックループ（ＰＬＬ）構成要素、およびダイレクト・デジタル・シンセサイザ（ＤＤＳ）を含む。 - 特許庁

Characteristic information such as a detection signal from an envelop detector 8 to which the reproduced signal is supplied and a signal from the phase lock loop means 7 to indicate a phase lock, etc., and also the reproduced signal from the analog/ digital converter 6 are supplied to a data generating circuit 10.例文帳に追加

また再生信号の供給されるエンベロープ検出器８からの検出信号及び位相ロックループ手段７からの位相ロックを示す信号などの特性情報とアナログデジタル変換器６からの再生信号がデータ生成回路１０に供給される。 - 特許庁

The frequency synthesizer 1 includes a first phase lock loop and a high-frequency access part, which includes a digital-analogue converter 20 that is connected to a second input of a voltage-controlled oscillator.例文帳に追加

周波数シンセサイザ１が、第１の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第２の入力に接続されたデジタル／アナログ変換器２０を備える。 - 特許庁

In order to calibrate the gain of the digital-analogue converter 20, a voltage comparator 21 compares an output voltage of the digital-analogue converter 20 with a voltage stored in the second loop filter, after disconnecting the second charge pump 14 of the second phase lock loop, which has been previously locked onto a determined output frequency.例文帳に追加

デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。 - 特許庁

To provide a DPPLL(digital processing phase lock loop) capable of restarting clock oscillation in a remarkably short time after restoring a power source at hitting of a power source by reducing time from the supply of power to the start of the clock oscillation.例文帳に追加

電源が投入されてからクロック発振を開始するまでの時間を短縮できるＤＰＰＬＬ回路、電源瞬断時における電源復旧後、ごく短時間でクロック発振を再開できるＤＰＰＬＬ回路を提供する。 - 特許庁

And in this case, as a circuit having no feedback loop is used for the equalizing circuit 7, an output signal of this equalizing circuit 7 is supplied to a phase lock loop 11 and can be used for extracting a data clock of a reproduced signal when analog/digital conversion is performed by the A/D converter 6.例文帳に追加

そしてこの場合に、等化回路７には例えば帰還ループを有しない回路が用いられるので、この等化回路７の出力信号を位相ロックループ１１に供給してＡ／Ｄ変換器６でアナログ−デジタル変換を行う際の再生信号のデータクロックの抽出に用いることができる。 - 特許庁