「mis device」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

MIS type semiconductor device and the semiconductor random access memory device application 例文帳に追加

MIS型半導体装置およびこれを用いた半導体ランダムアクセスメモリ装置 - 特許庁

METHOD OF MANUFACTURING MIS TYPE SEMICONDUCTOR DEVICE, AND MIS TYPE SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体装置の製造方法およびＭＩＳ型半導体装置 - 特許庁

METHOD OF FORMING MIS SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体装置の作製方法 - 特許庁

MANUFACTURING METHOD FOR MIS TYPE SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体装置の製造方法 - 特許庁

MANUFACTURE OF MIS-TYPE SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体装置の作製方法 - 特許庁

MIS-DETECTION PREVENTION DEVICE AT COIN SELECTOR, AND COIN SELECTOR PROVIDED WITH MIS-DETECTION PREVENTION DEVICE例文帳に追加

コインセレクタにおける誤検知防止装置及び誤検知防止装置を備えたコインセレクタ - 特許庁

MIS type semiconductor device, comprising first MIS element (QW11) formed on the semiconductor substrate, utilizing either the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11). 例文帳に追加

半導体基板(１)の一主面に形成された第１のMIS素子（Qｗ11）と、この第１のMIS素子（Qｗ11）のドレイン(３)及びソース(４)領域のいずれか一方の領域をゲートとして用い、かつ前記第１のMIS素子（Qｗ11）の上部に積み重ね形成された第２のMIS素子（QＲ11）とを有したことを特徴とするMIS型半導体装置。 - 特許庁

EVALUATION METHOD OF MIS SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体層装置の評価方法 - 特許庁

MIS-TYPE SEMICONDUCTOR DEVICE AND MANUFACTURE THEREOF例文帳に追加

ＭＩＳ型半導体装置とその作製方法 - 特許庁

MIS TYPE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME例文帳に追加

ＭＩＳ型半導体装置の製造方法 - 特許庁

MIS SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD例文帳に追加

ＭＩＳ型半導体装置とその製造方法 - 特許庁

The semiconductor device includes a first MIS transistor and a second MIS transistor.例文帳に追加

半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。 - 特許庁

INTEGRATED SEMICONDUCTOR DEVICE AND MIS TYPE SEMICONDUCTOR DEVICE例文帳に追加

集積型半導体装置およびＭＩＳ型半導体装置 - 特許庁

MIS SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD例文帳に追加

ＭＩＳ半導体装置およびその製造方法 - 特許庁

The semiconductor device includes an n-type MIS transistor and a p-type MIS transistor.例文帳に追加

半導体装置は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタとを備えている。 - 特許庁

A semiconductor device includes the n-type MIS transistor and the p-type MIS transistor.例文帳に追加

半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。 - 特許庁

SELECT DEVICE FOR TRANSMISSION HAVING MIS-SELECT PREVENTION FUNCTION例文帳に追加

ミスセレクト防止機能を持つ変速機のセレクト装置 - 特許庁

MIS SEMICONDUCTOR DEVICE AND MANUFACTURE THEREOF例文帳に追加

ＭＩＳ型半導体装置およびその製造方法 - 特許庁

METHOD OF MANUFACTURING MIS COMPOUND SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型化合物半導体装置の製造方法 - 特許庁

MIS TYPE SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD例文帳に追加

ＭＩＳ型半導体装置及びその製造方法 - 特許庁

SEMICONDUCTOR DEVICE AND COMPLEMENTARY MIS LOGIC CIRCUIT例文帳に追加

半導体装置および相補形ＭＩＳ論理回路 - 特許庁

His invention concerns the MIS semiconductor device and a high-integrated random access memory semiconductor device. 例文帳に追加

この発明はMIS型半導体装置とそれを用いた高集積ランダムアクセスメモリ半導体装置に関する。 - 特許庁

MIS SEMICONDUCTOR DEVICE AND NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE例文帳に追加

ＭＩＳ半導体装置及び不揮発性半導体記憶装置 - 特許庁

MIS FIELD-EFFECT TRANSISTOR, AND SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型電界効果トランジスタ及び半導体装置 - 特許庁

METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND MIS TRANSISTOR例文帳に追加

半導体装置の製造方法及びＭＩＳトランジスタ - 特許庁

STRUCTURE OF TRENCH GATE MIS DEVICE AND ITS MANUFACTURING METHOD例文帳に追加

トレンチゲートＭＩＳデバイスの構造及び製造方法 - 特許庁

STRUCTURE OF TRENCH-GATE MIS DEVICE AND METHOD OF MANUFACTURING THE SAME例文帳に追加

トレンチゲートＭＩＳデバイスの構造及び製造方法 - 特許庁

COMPLEMENTARY MIS-TYPE SEMICONDUCTOR DEVICE AND ITS MANUFACTURE例文帳に追加

相補ＭＩＳ型半導体装置及びその製造方法 - 特許庁

METHOD OF MANUFACTURING MIS SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MANUFACTURING DEVICE例文帳に追加

ＭＩＳ型半導体装置の製造方法及び半導体製造装置 - 特許庁

A semiconductor device comprises a first MIS transistor Trl and a second MIS transistor Trh.例文帳に追加

半導体装置は、第１のＭＩＳトランジスタＴｒｌと第２のＭＩＳトランジスタＴｒｈとを備えている。 - 特許庁

MIS-TYPE FET AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型ＦＥＴ及び半導体装置の製造方法 - 特許庁

A semiconductor device comprises an MIS transistor nTr.例文帳に追加

半導体装置は、ＭＩＳトランジスタｎＴｒを備えている。 - 特許庁

MIS-CONVERGENCE CORRECTION DEVICE, DEFLECTING YOKE, AND CATHODE-RAY TUBE例文帳に追加

ミスコンバージェンス補正装置、偏向ヨークおよび陰極線管 - 特許庁

PROCESS FOR MANUFACTURING TERMINAL REGION OF TRENCH MIS DEVICE, SEMICONDUCTOR DIE INCLUDING MIS DEVICE, AND METHOD FOR FORMING THE SAME例文帳に追加

トレンチＭＩＳデバイスの終端領域の作製プロセスおよび、ＭＩＳデバイスを含む半導体ダイとその形成方法 - 特許庁

This memory cell is composed of two MIS elements forming specific circuit in the memory cell circuit and a capacitor in which the first MIS element (QW11) and the second MIS element (QR11) formed above the former, further the either the source or drain of the first MIS element (QW11) is made function as the gate to the second MIS element (QR11) carrying a capacitor (CS11) thereby achieving a semiconductor random access memory device which is simplified. 例文帳に追加

特定のメモリセル回路を構成する２個のMIS素子と１個の情報蓄積用キャパシタとよりなるメモリセルを、第１のMIS素子（Qｗ11）と、この上に積み重ね形成され、かつ、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとした第２のMIS素子（QＲ11）と、第２のMIS素子（QＲ11）のゲート部分に寄生する容量（Cｓ11）とで構成しているので、複雑な素子構造をなくした半導体ランダムアクセスメモリ装置を達成できる。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

The semiconductor integrated circuit device is equipped with a logic circuit including MIS transistors formed on a semiconductor substrate, wherein substrate bias control circuit is provided for balancing a first substrate bias voltage Vbp0, which is applied to a first conductive MIS transistor, and a second substrate bias voltage Vbn0, which is applied to a second conductive MIS transistor.例文帳に追加

半導体基体に形成されたMISトランジスタを含む論理回路を備える半導体集積回路において、第１導電型のMISトランジスタに印加する第１基板バイアス電圧Vbp0と第２導電型のMISトランジスタに印加する第２基板バイアスVbn0とをバランスさせる基板バイアス制御回路を設ける。 - 特許庁

DEVICE AND METHOD FOR CONFIRMING MIS-CONNECTION IN ACCESS NETWORK DEVICE例文帳に追加

アクセスネットワーク装置の誤接続確認装置および誤接続確認方法 - 特許庁

SEMICONDUCTOR DEVICE AND MIS TYPE SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD例文帳に追加

半導体装置及びＭＩＳ型半導体装置並びにその製造方法 - 特許庁

METHOD FOR EVALUATING DIELECTRIC BREAKDOWN CHARACTERISTIC OF MIS TYPE SEMICONDUCTOR DEVICE例文帳に追加

ＭＩＳ型半導体装置の絶縁破壊特性評価方法 - 特許庁

An initial value is measured on a threshold voltage of an MIS semiconductor device.例文帳に追加

ＭＩＳ型半導体装置の閾値電圧の初期値を測定する。 - 特許庁

To form a mis-operation preventing device with simple structural members.例文帳に追加

誤操作防止装置を簡単な構造の部材からなるようにする。 - 特許庁

To improve operation uniformity in an MIS transistor without enlarging an area of the MIS transistor in a semiconductor device including the MIS transistor as an ESD protective element.例文帳に追加

ＥＳＤ保護素子としてＭＩＳトランジスタを備えた半導体装置において、ＭＩＳトランジスタの面積の増大を招くことなく、ＭＩＳトランジスタ内の動作均一性を高める。 - 特許庁

To easily achieve a semiconductor device including complementary type MIS transistors having improved characteristics of a p-type MIS transistor and an n-type MIS transistor.例文帳に追加

ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。 - 特許庁

To provide a cryopump apparatus capable of precluding a failure, malfunction, etc. resulting from mis-wiring of the device by finding a mis-wiring in it.例文帳に追加

クライオポンプ装置の誤配線を見つけ出すことで、誤配線から生じる故障や誤動作等を未然に防ぐこと。 - 特許庁