インストラクションメモリの英語

第３フリップフロップ３３は、インストラクションメモリ２０とプログラムカウンタ制御部４０との間に介在され、インストラクションメモリ２０からのシーケンス制御命令Ｓｌ１を保持すると共に、前回入力したシーケンス制御命令Ｓｌ３をプログラムカウンタ制御部４０に出力する。例文帳に追加

The third flip-flop 33 interposed between the instruction memory 20 and the program counter control part 40 holds a sequence control instruction SI1 from the instruction memory 20, and outputs a previously input sequence control instruction SI3 to the program counter control part 40. - 特許庁

本装置は、インストラクションメモリにアドレスを与えると共に、リングメモリに一旦記憶させるインストラクションにより、飛び先のインストラクションを検出し、インストラクションメモリの飛び先アドレスを保持し、飛び元のインストラクションを検出し、飛び先アドレスをインストラクションメモリに与えるアドレスコントローラと、リングメモリからインストラクションを連続して読み出し、インストラクションを実行するインストラクション処理部とを設けたことを特徴とする装置である。例文帳に追加

The device comprises an address controller for providing an address to the instruction memory, detecting the instruction from a destination by the instruction temporarily stored in the ring memory, holding a destination address in the instruction memory, detecting the instruction from the destination, and providing the destination address to the instruction memory and an instruction processing part for continuously reading the instruction from the ring memory and executing the instruction. - 特許庁

本発明は、インストラクションメモリのインストラクションをリングメモリに一旦記憶させ、このリングメモリからのインストラクションを実行するインストラクション実行装置に改良を加えたものである。例文帳に追加

This instruction executing device is provided by improving an instruction executing device for temporarily storing the instruction in an instruction memory in the ring memory and executing the instruction from the ring memory. - 特許庁

シーケンス制御回路１は、カウンタ信号出力部１０と、インストラクションメモリ２０と、プログラムカウンタ制御部４０と、第２及び第３フリップフロップ３２，３３とを備えている。例文帳に追加

The sequence control circuit 1 comprises a counter signal output part 10, an instruction memory 20, a program counter control part 40, and second and third flip-flops 32 and 33. - 特許庁

各プロセッサコアに対しプログラムのデータを効率よく転送することにより、各プロセッサコアにおいて必要とするインストラクションメモリのメモリ容量を削減し、かつプログラムのデータを淀み無く転送することのできるプロセッサとそのプログラム転送方法を提供する。例文帳に追加

To provide a processor capable of reducing the memory capacity of instruction memories needed in each processor core and also profluently transferring program data by efficiently transferring the program data to the each processor core, and its program transfer method. - 特許庁

内部にインストラクションメモリ２１を内蔵しデータ転送のみに特化した命令セットを持つDMAプロセッサ２によりスキャナ処理、プリンタ処理を行う画像処理回路１６と、画像データのマトリクス演算を行うマスキング回路７とが接続される。例文帳に追加

An image-processing circuit 16 for performing scanner processing and printer processing by a DMA processor 2 that includes an instruction memory 21 inside and has a command set specialized only in data transfer, is connected to a masking circuit 7 for performing a matrix operation of image data. - 特許庁

そして、ＰＥ１（ＰＥ２乃至４も同様）は、コントロールＰＥ７による制御によって供給されるコマンドを記憶する２つのインストラクションメモリ（ＩＭ）１_1および１_2と、それぞれと対になるプログラムカウンタ（ＰＣ）１_4および１_5とを有している。例文帳に追加

Each PE 1-4 has two instruction memories(IM) 11 and 12 which store the commands supplied when the PE 7 makes control and program counters(PC) 14 and 15 paired to the IM 11 and 12. - 特許庁