加減算回路の英語

アナログ加減算回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、リミット増幅回路例文帳に追加

ANALOG ADDING AND SUBTRACTING CIRCUIT, OPTICAL RECEIVING CIRCUIT, OPTICAL TRANSMITTING CIRCUIT, AUTOMATIC GAIN CONTROL AMPLIFIER CIRCUIT, AUTOMATIC FREQUENCY CHARACTERISTIC COMPENSATION AMPLIFIER CIRCUIT, AND LIMIT AMPLIFIER CIRCUIT - 特許庁

回路への第一の入力信号は第一信号として加減算部１００に入力される。例文帳に追加

A first input signal to the circuit is input into the addition/subtraction section 100 as the first signal. - 特許庁

加減算回路１３は、４データのうち隣り合う２データの差分を演算する。例文帳に追加

An adder-subtractor circuit 13 computes a difference between adjacent two data among the four data. - 特許庁

第２フィルタ回路１１２の２つのマッチトフィルタからの出力を加減算して第１出力信号Ｏｕｔ１と第２出力信号Ｏｕｔ２とを得る加減算回路１１３が設けられている。例文帳に追加

An adding and subtracting circuit 113 which subtracts and adds output form the tow matched filters of the second filter circuit 112 to obtain the first outputted signal Out 1 and the second outputted signal Out 2 is arranged. - 特許庁

本発明は、浮動小数点データ加減算を行う演算回路のステップ数を削減し、高速化を実現するイコライズ回路を提供する。例文帳に追加

To provide an equalize circuit realizing high speed performance by reducing the number of steps of an arithmetic circuit for performing the addition/subtraction of floating point data. - 特許庁

加減算回路４は、入力レジスタ２に保持された外部ディジタルデータＳ１とフラッシュメモリ３に記憶されている変換誤差補正データＳ２とを加減算して補正ディジタルデータＳ３を得る。例文帳に追加

An adding and subtracting circuit 4 subtracts and adds external digital data S1 held in an input register 2 and conversion error correction data S2 stored in a flash memory 3, and obtains correction digital data S3. - 特許庁

検出限界速度を検出する飽和検出回路６を設け、前記位置信号Ａ，Ｂ，Ｃの飽和が検出された場合に、制御信号生成回路４は、次の加減算の切替わり信号が入力されるまで、加減算回路５での演算を固定させる。例文帳に追加

A saturation detection circuit 6 is provided to detect the detection limit speed, A control signal generating circuit 4 fixes computation in an addition and subtraction circuit 5 until a switching signal for the next addition and subtraction is input, when the saturation of the position signals A, B, C is detected. - 特許庁

そして、加減算回路９ａ，９ｂからの信号Ｓ２ａ，Ｓ２ｂにより、ＧＣＡ１ａ，１ｂの増幅率を制御する。例文帳に追加

Then, the amplification rates of GCA1a and 1b are controlled based on signals S2a and S2b from the addition/subtraction circuit 9a and 9b. - 特許庁