アレイセルの英語

アレイセルは抵抗器をバイアスすることなく、かつより緩やかな許容誤差内で後に基準セルを用いてプログラムされかつ読出される。例文帳に追加

The array cells are programmed and read without resistor biasing and under looser tolerances using the reference cells at a later time. - 特許庁

このようなアーキテクチャおよび方法により、接地電位に近い電圧レベルにて、比較的雑音のないアレイセルの問合せが可能となる。例文帳に追加

The architecture and method permit relatively noise-free array cell interrogations at close to ground voltage levels. - 特許庁

これにより、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストが行える。例文帳に追加

Thus, a test of the partial array self refresh function can be performed without actually entering a self refresh mode. - 特許庁

所望の動作、例えば読出し、プログラム検査、消去検査、あるいは、他のタイプの読出し動作の間に、アレイセルの応答をエミュレートする基準ユニットが提供される、メモリアレイ内のアレイセル上で非ストローブ動作を実施するアーキテクチャおよび方法。例文帳に追加

An architecture and a method are provided for implementing a non-strobed operation on an array cell within a memory array in which a reference unit is provided for emulating the response of an array cell during a desired operation, for example, read, program verify, erase verify, or other types of read operations. - 特許庁

保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。例文帳に追加

A holding circuit holds a control signal switching full self-refresh (FSR) performing the whole cell fresh of a memory cell array or partial array self refresh (PASR) performing the partial refresh of the memory cell array. - 特許庁

光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。例文帳に追加

To reduce a layout area of each cell of a standard cell system or a gate array cell system in a semiconductor integrated circuit including an optical sensor. - 特許庁

多密度または低電圧源一括消去型ＥＥＰＲＯＭメモリアレイにおけるアレイセルの状態を認識するのに用いられるプログラム可能基準を提供する。例文帳に追加

To provide a programmable reference used to identify a state of an array cell in a multi-density or low voltage supply flash EEPROM memory array. - 特許庁

論理部にゲートアレイセルとクランプダイオードＤｎとを形成し、クランプダイオードＤｎのｎ^+半導体領域１３ｎｄと論理部のｎチャネルＭＩＳＦＥＴのゲート電極１０Ｂの全てまたは一部とをビット線ＢＬと同一層の導体膜ＢＬＤにより接続する。例文帳に追加

A gate array cell and a clamp diode Dn are formed in a logical section, and the n^+ semiconductor area 13nd of the clamp diode Dn and all or a part of a gate electrode 10B of a n-channel MISFET in the logical section are connected by using a conductive film BLD on the same layer as a bit line BL. - 特許庁