サコ合の英語

シーケンサデータ制御部２４は、シーケンサテーブル２１からシーケンサコードとシーケンサデータとを読み出し、シーケンサコードが「ＳＥＱＤＡＴＡ」である場合、シーケンサデータに基づいて、属性データを書きかえる。例文帳に追加

A sequencer data controlling section 24 reads the sequencer code and sequencer data from the sequencer table 21, and when the sequencer code is "SEQDATA", the section 24 rewrites the attribute data on the basis of the sequencer data. - 特許庁

プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。例文帳に追加

To achieve a low cost multi-processor for integration which is characterized by a reconfigurable inter-processor core connection topology for increasing scalable arithmetic performance and the degree of freedom by making variable the number of processor cores. - 特許庁

判定の結果、複数のプロセッサコアが計算結果の通信に要する通信時間が、計算処理に要する計算時間よりも長い場合、計算処理を分散するプロセッサコアの数をコア数制御部１３が制限する。例文帳に追加

As the determination result, when the communication time required when the plurality of processor cores communicate the calculation result is longer than the calculation time required for the calculation process, a number-of-core control unit 13 controls the number of processor cores to which the calculation process is distributed. - 特許庁

コンデンサコア２０のサイドプレート３０に、係合筒６２を一体に有する合成樹脂製ブラケット６０を取り付ける。例文帳に追加

A bracket 60 made of synthetic resin, which has an engaging tube 62 integrally, is attached to the side plate 30 of the condenser core 20. - 特許庁

シーケンサコードが「ＪＭＰ」、「ＬＯＯＰ」、「ＬＯＯＰＥＮＤ」である場合、読み出しアドレス制御部２３に出力する。例文帳に追加

When the sequencer code is "JMP", "LOOP" or "LOOPEND", the section 24 performs output to a read address controlling section 23. - 特許庁

ケーブル１０が断線した場合、浸水断線センサコード２０の光ファイバ２１に入射された光パルスが導通を断たれてゼロになる。例文帳に追加

If the cable 10 is broken, light pulses incident on the optical fiber 21 of the water-immersion and wire-breaking sensor cord 20 are shut off as propagation is lost. - 特許庁

本発明の１つの実施態様の１つの側面では、データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。例文帳に追加

In one aspect of an embodiment, the data switch interconnect is coupled to each of the processor cores by each data cache, and the messaging network is coupled to each of the processor cores by each message station. - 特許庁

本発明は、パイプラインの最初から最後までプロセッサコアとデータメモリの組み合わせを固定してプログラミングの容易化を図り、プロセッサコアとデータメモリ状態遷移を独立に制御して回路規模の増大の抑制化を図るパイプラインプロセッサ及びマルチプロセッサコアのパイプライン制御方法を提供することを課題とする。例文帳に追加

To facilitate programming by fixing a combination of a processor core and a data memory from the beginning to the end of a pipeline and to suppress an increase in circuit scale by independently controlling processor core and data memory state transition. - 特許庁