反転フリップフロップ回路の英語

遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。例文帳に追加

Delay output fetching flip-flops 171-173 fetch the output signals obtained, by passing the output (which is made into an inverted state at each clock cycle) to a flip-flop 13 of the combined logic circuit via delay buffers 21-24, and changing the output of the combinational logic circuit into outputs having different delay amounts of the logic circuit. - 特許庁

トグル型フリップフロップ回路（TFF）は、クロックck及び反転クロックckbにより、ラッチ部２２Ａ,２２Ｂにラッチされた出力端子out及び反転出力端子outbの信号が反転する回路である。例文帳に追加

In a toggle type flip-flop circuit (TFF), each signal of an output terminal (out) and an inverse output terminal (outb) latched at latch portions 22A, 22B are converted through a clock (ck) and an inverse clock (ckb). - 特許庁

ＲＳフリップフロップ回路１０１のインバータ回路１１１は、ノードＡの電位Ｖａを反転させて信号Ｑ_を出力回路１０２に供給する。例文帳に追加

The invertor circuit 111 of an RS flip-flop circuit 101 reverses the potential Va of a node A and supplies a signal Q_ to an output circuit 102. - 特許庁

クロックドインバータ回路ＩＮＶ０は、クロック信号ＰＣＬＫＢがローレベルである場合にアクティブとされ、フリップフロップ回路ＦＦの出力信号を反転して保持回路ＬＡＴＣＨに出力する。例文帳に追加

The clocked inverter circuit INV0 is made active when the clock signal PCLKB is in the low level to output an output signal of the flip-flop circuit FF for output to a latching circuit LATCH. - 特許庁

ＪＫフリップフロップ回路６２のＱ端子はＡＮＤ回路６４の一方の入力端子と接続されており、反転Ｑ端子はＡＮＤ回路６６の一方の入力端子に接続されている。例文帳に追加

The JK flip-flop circuit 62 has a Q terminal connected with one input terminal of the AND circuit 64 and an inverted Q terminal connected with one input terminal of the AND circuit 66. - 特許庁

消費電力制御回路２０は、Ｄ型フリップフロップ（Ｄ−ＦＦ）２１及び３つの反転回路２２を有し、遅延クロック信号Ａ１１に同期した発振回路を構成し、所定の電力を消費する。例文帳に追加

A power consumption control circuit 20 is provided with a D-type flip-flop (D-FF) 21 and three inverter circuits 22, constitutes an oscillator circuit synchronized with the delay clock signal A11 and consumes prescribed power. - 特許庁

遅延回路１２は正相出力をクロックの一周期分だけ遅延させ反転して出力し、遅延回路１０はそれをＤ型フリップフロップの遅延時間の２倍だけ遅延させ出力する。例文帳に追加

A delay circuit 12 delays the noninverting output by one period of the clock and provides an inverted output, and delay circuit 10 delays the output of the circuit 12 by a time twice the delay time of the D flip-flop and provides an output of the result. - 特許庁

フリップフロップＦＦ２は、位相が反転した二つの低い周波数のクロックとして各々、アンド回路２の一方の入力端子と、アンド回路３の一方の入力端子に出力する。例文帳に追加

The flip-flop FF2 outputs to one of the input terminals of the AND circuit 2 and to one of the input terminals of the AND circuit 3 respectively as a clock of the two low frequencies of which phase is inverted. - 特許庁