否定ゲートの英語

２つの(1/2)-スピン内積の相互作用により否定ゲートを、二順位系の生成、消滅演算子と三順位系の状態遷移演算子の結合による相互作用により、繰り上げを考慮した1-bit加算ゲートを実現する。例文帳に追加

An NOT gate is realized by the interaction of two (1/2)-spin inner products and a 1-bit addition gate under the consideration of advancing is realize by the generation of a two level system and the interaction of the coupling of an annihilation operator and the state transition operator of a three level system. - 特許庁

ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積に応じた信号をハイサイドトランジスタＭ１のゲートに与える。例文帳に追加

A NAND circuit 14 supplies signals corresponding to the negative AND of the first pulse signals S1 and the second pulse signal S2 to the gate of the high side transistor M1. - 特許庁

ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号との論理和の否定をとり、これをＣＰＵに対しリセット信号として入力する。例文帳に追加

The NOR gate IC 261 takes the negation of the OR of the output signals of a Schmitt trigger inverter IC 259 and the output signals from the Q2B terminal of the counter IC 260 and inputs it to the CPU as a reset signal. - 特許庁

ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。例文帳に追加

An NOR circuit 16 supplies signals corresponding to the negative OR of the first pulse signal S1 and the second pulse signal S2 to the other gate of the low side transistor M2. - 特許庁

否定的論理積ゲート回路Ｇ１〜Ｇ４は、信号が現れるべきノードＱとグランドＶＳＳとの間に電流経路が接続されたｎ型ＭＯＳ電界効果トランジスタＮ２を共有する。例文帳に追加

NAND gate circuits G1-G4 share an n-type MOS field effect transistor N2 having a current path connected between a node Q where a signal appears and the ground VSS. - 特許庁

ＮＯＲゲート２０４はフィードバック信号ＦＢＱと入力信号Ｉｎとの否定論理和を、ＳＲフリップフロップ１００のリセット端子へと出力する。例文帳に追加

A NOR gate 204 outputs, to the reset terminal of the SR flip flop 100, a negative logical sum of the feedback signal FBQ and the input signal In. - 特許庁

ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号（同（４））との論理和の否定をとり、これをＣＰＵに対しリセット信号として入力する。例文帳に追加

The NOR gate IC 261 takes the negation of the OR of the output signals of a Schmitt trigger inverter IC 259 and the output signals from the Q2B terminal of the counter IC 260 and inputs it to the CPU as a reset signal. - 特許庁

並列出力Ｑ１〜ＱｎのあるシフトレジスタＵ１１の最後の出力Ｑｎを除く全出力Ｑ１〜Ｑｎ−１の否定論理積をＮＡＮＤゲートＵ１２でとり、その出力を最初のレジスタの入力Ｄ１に供給する。例文帳に追加

A NAND operation of all the outputs Q1 to Qn-1 but a last output Qn of a shift register U11 where there are parallel outputs Q1 to Qn is taken by a NAND gate U 12, and the output is supplied to an input D1 of the first register. - 特許庁