抑止ゲートの英語

ゲート絶縁膜に対するチャージダメージを抑止しつつ、ギャップフィル特性のよい層間絶縁膜をゲート絶縁膜上に形成する。例文帳に追加

To provide an interlayer insulating film having a satisfactory gap-fill performance on a gate insulating film by suppressing a charge-damage to the gate insulating film. - 特許庁

基板（ゲート電極）上の残膜厚ばらつきに起因するイオン注入量ばらつきを抑止する。例文帳に追加

To suppress dispersion of quantity of ion implantation caused by variability of the thickness of remaining film on a substrate (gate electrode). - 特許庁

水平置きのゲート弁において、弁シート面への粉粒体の噛み込みを抑止すること。例文帳に追加

To prevent powder and grain from being bit in a valve seat surface in a horizontally installed gate valve. - 特許庁

盗難抑止・防止・予知方法、及び絨毯型ゲート動画像認識技術併用型盗難抑止・防止・予知装置例文帳に追加

THEFT DETERRING, PREVENTING AND PREDICTING METHOD, AND CARPET-TYPE THEFT DETERRING, PREVENTING AND PREDICTING DEVICE COMBINED WITH GATE MOTION-IMAGE RECOGNIZING TECHNOLOGY - 特許庁

製造プロセスにおける半導体基板やゲート絶縁膜、第１及び第２の導電層（金属ゲート電極材料）へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止して、極めて信頼性の高い金属ゲートＣＭＯＳ型の半導体装置を実現する。例文帳に追加

To materialize a metal gate CMOS semiconductor device which suppresses damages to a semiconductor substrate, a gate insulating film, and first and second electroconductive layers (metal gate electrode materials) in a production process as much as possible, prevents an increase of a gate resistance value and a gate leakage current, and is extremely high reliable. - 特許庁

薄いゲート絶縁膜の受けるダメージを抑止して、ゲート絶縁膜の優れた膜質及び歩留りを実現し、ゲート絶縁膜の更なる薄膜化にも十分対処可能な信頼性の高い半導体装置を実現する。例文帳に追加

To provide a semiconductor device with high reliability that suppresses damages on a thin gate insulating film, achieves superior film quality and yield of a gate insulating film, and can fully respond to tendency toward a further thinner gate insulating film. - 特許庁

その際、絶縁膜１２Ｓの介在により、金属膜１４，１６からゲート電極６，７への金属原子の相互拡散は抑止される。例文帳に追加

In this case, since the insulating film 12S is interposed, metal atoms are restrained from being mutually diffused into the gate electrodes 6 and 7 from the metal films 14 and 16, respectively. - 特許庁

半導体装置の回路パターンレイアウトに起因するトランジスタ特性やゲート寸法のばらつきを抑止する。例文帳に追加

To suppress the variations of the transistor characteristic and gate dimension of a semiconductor device which is caused by the circuit-pattern layout of the semiconductor device. - 特許庁