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論理積否定の英語
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英訳・英語 nand
「論理積否定」の部分一致の例文検索結果
該当件数 : 26件
インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路例文帳に追加
INVERTER CIRCUIT, SHIFT REGISTER CIRCUIT, NOR CIRCUIT, AND NAND CIRCUIT - 特許庁
結果は入力の論理積の否定である例文帳に追加
the result is NOT the AND of the inputs発音を聞く - コンピューター用語辞典
論理積回路24の否定論理積出力端子23をクロック出力端子2とする。例文帳に追加
The NAND output terminal 23 of the AND circuit 24 is made to be a clock output terminal 2. - 特許庁
小さいレイアウト面積で排他的論理和/排他的否定論理和回路を実現できるようにする。例文帳に追加
To realize an exclusive OR/exclusive NOR circuit having a small layout area. - 特許庁
半導体集積回路装置のI/O部などに設けられたラッチ1は、インバータ2〜13、論理和回路14,15、否定論理積回路16、ならびに否定論理和回路17から構成されている。例文帳に追加
The latch 1 installed in an I/O part or the like of this semiconductor circuit device is constituted from inverters 2-13, logical sum circuits 14, 15, a NAND circuit 16, and a NOR circuit 17. - 特許庁
NAND回路6は、インバータ5から出力される論理値と、コンパレータ4から出力される論理値との否定論理積演算を行ない、その結果を信号断検出信号として出力する。例文帳に追加
The NAND circuit 6 conducts a NAND operation between the logical value output from the inverter 5 and the logical value output from the comparator 4, and outputs the result as a signal-interruption detecting signal. - 特許庁
1段目の論理積回路3の否定論理積出力端子7の信号を2分岐して該2分岐された出力間に遅延素子26,27によりクロック信号のk周期(kは1以上の整数)分の遅延差を与えて2段目の論理積回路25の入力端子21,22に接続する。例文帳に追加
A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage. - 特許庁
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「論理積否定」の部分一致の例文検索結果
該当件数 : 26件
トランジスタ110の制御電極には第1の論理積信号であるスキャンモード信号NTとクロックCLKとの論理積信号103を、トランジスタ111の制御電極にはスキャンモード信号の否定信号と前記クロックの反転信号との論理積信号104を印加する。例文帳に追加
An AND signal 103 of a scan mode signal NT as a first AND signal and a clock CLK is applied to a control electrode of a transistor 110, and an AND signal 104 of a negative signal of the scan mode signal and an inverted signal of the clock is applied to a control electrode of a transistor 111. - 特許庁
NANDゲート311は、これらの出力信号Q1,Q2の否定論理積を示すサンプリングパルスN1を生成する。例文帳に追加
A NAND gate 311 generates a sampling pulse N 1 indicating NAND of the output signals Q 1 and Q 2. - 特許庁
クロック同期回路6は否定論理積回路6a,6bからなり、内部クロック信号φCKのハイレベルに同期してアドレス信号を転送する。例文帳に追加
The clock synchronous circuits 6 consist of NAND circuits 6a, 6b, synchronize with a high level of an internal clock signal ϕCK and transfer an address signal. - 特許庁
データ制御回路14には、否定論理積回路ND6、およびインバータIv2からなるデータ反転防止回路DDが設けられている。例文帳に追加
A data control circuit 14 is provided with a NAND circuit ND6 and a circuit DD for preventing data inversion comprising an inverter Iv2. - 特許庁
ANDゲート4は通常動作とスキャンテストとのモードを切り替えるSCANTEST信号の否定とCLK信号との論理積をとる。例文帳に追加
An AND gate 4 takes a logical product of NOT of a SCANTEST signal for switching between normal operation and a scan test mode and a CLK signal. - 特許庁
誤り訂正回路は、例えば、光多重回路(8:1/4:1光多重回路)/分離回路(1:8/1:4光分離回路)、光分岐回路、光排他的論理和回路(EXOR回路)、光論理積回路(AND回路)、光否定的論理積回路(NAND回路)により構成する。例文帳に追加
The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit). - 特許庁
論理積回路141及び142は、反転されないビットに隣接する上位ビットが反転された場合ビット誤り信号を出力し、論理否定回路151は、最下位ビットが反転されない場合ビット誤り信号を出力する。例文帳に追加
AND circuits 141, 142 output a bit error signal when an upper level bit adjacent to a non-reversed bit is reversed and a NOT circuit 151 outputs a bit error signal when the lowest bit is not reversed. - 特許庁
否定的論理、つまり積極的な真理を確立するのではなく、理論上の弱点や実践上の過ちを指摘する論理を、けなすのが今日の流儀です。例文帳に追加
It is the fashion of the present time to disparage negative logic—that which points out weaknesses in theory or errors in practice, without establishing positive truths.発音を聞く - John Stuart Mill『自由について』
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