「論理積否定」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

NAND回路６は、インバータ５から出力される論理値と、コンパレータ４から出力される論理値との否定論理積演算を行ない、その結果を信号断検出信号として出力する。例文帳に追加

The NAND circuit 6 conducts a NAND operation between the logical value output from the inverter 5 and the logical value output from the comparator 4, and outputs the result as a signal-interruption detecting signal. - 特許庁

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。例文帳に追加

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage. - 特許庁

トランジスタ１１０の制御電極には第１の論理積信号であるスキャンモード信号ＮＴとクロックＣＬＫとの論理積信号１０３を、トランジスタ１１１の制御電極にはスキャンモード信号の否定信号と前記クロックの反転信号との論理積信号１０４を印加する。例文帳に追加

An AND signal 103 of a scan mode signal NT as a first AND signal and a clock CLK is applied to a control electrode of a transistor 110, and an AND signal 104 of a negative signal of the scan mode signal and an inverted signal of the clock is applied to a control electrode of a transistor 111. - 特許庁

ＮＡＮＤゲート３１１は、これらの出力信号Ｑ１，Ｑ２の否定論理積を示すサンプリングパルスＮ１を生成する。例文帳に追加

A NAND gate 311 generates a sampling pulse N 1 indicating NAND of the output signals Q 1 and Q 2. - 特許庁

クロック同期回路６は否定論理積回路６ａ，６ｂからなり、内部クロック信号φＣＫのハイレベルに同期してアドレス信号を転送する。例文帳に追加

The clock synchronous circuits 6 consist of NAND circuits 6a, 6b, synchronize with a high level of an internal clock signal ϕCK and transfer an address signal. - 特許庁

データ制御回路１４には、否定論理積回路ＮＤ６、およびインバータＩｖ２からなるデータ反転防止回路ＤＤが設けられている。例文帳に追加

A data control circuit 14 is provided with a NAND circuit ND6 and a circuit DD for preventing data inversion comprising an inverter Iv2. - 特許庁

ＡＮＤゲート４は通常動作とスキャンテストとのモードを切り替えるSCANTEST信号の否定とCLK信号との論理積をとる。例文帳に追加

An AND gate 4 takes a logical product of NOT of a SCANTEST signal for switching between normal operation and a scan test mode and a CLK signal. - 特許庁

誤り訂正回路は、例えば、光多重回路(８：１／４：１光多重回路)／分離回路(１：８／１：４光分離回路)、光分岐回路、光排他的論理和回路(ＥＸＯＲ回路)、光論理積回路(ＡＮＤ回路)、光否定的論理積回路(ＮＡＮＤ回路)により構成する。例文帳に追加

The error correction circuit consists of, e.g. an optical multiplexes circuit (8:1/4:1 optical multiplexer circuit)/ demultipexer circuit (1:8/1:4 optical demultiplexer circuit), a optical branch circuit, an optical exclusive OR circuit(EXOR circuit), and an optical AND circuit (AND circuit) and an optical NAND circuit (NAND circuit). - 特許庁

論理積回路１４１及び１４２は、反転されないビットに隣接する上位ビットが反転された場合ビット誤り信号を出力し、論理否定回路１５１は、最下位ビットが反転されない場合ビット誤り信号を出力する。例文帳に追加

AND circuits 141, 142 output a bit error signal when an upper level bit adjacent to a non-reversed bit is reversed and a NOT circuit 151 outputs a bit error signal when the lowest bit is not reversed. - 特許庁

否定的論理、つまり積極的な真理を確立するのではなく、理論上の弱点や実践上の過ちを指摘する論理を、けなすのが今日の流儀です。例文帳に追加

It is the fashion of the present time to disparage negative logic—that which points out weaknesses in theory or errors in practice, without establishing positive truths.  - John Stuart Mill『自由について』

フォールトツリーにおいてＡＮＤゲート又はＯＲゲートの上方に否定ゲートが接続されていれば、論理積及び論理和間の変換式により、これらをＯＲゲート又はＡＮＤゲートの下方の２つの否定ゲートに順次書き換えて、ＡＮＤゲート又はＯＲゲートの上方に位置する否定ゲートを除去していく。例文帳に追加

If a negative gate is connected to the upper part of an AND gate or an OR gate in a fault tree, it is successively rewritten with two negative gates at the lower part of the OR gate or the AND gate by a conversion formula between a logical product and a logical sum, and the negative gate positioned at the upper part of the AND gate or the OR gate is removed. - 特許庁

論理積回路２４の入力端子２０から否定論理積出力端子２３を通じて該入力端子２１へ帰還するループのループ遅延が、出力クロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるような遅延を与えるよう、遅延素子２５の遅延量を調整する。例文帳に追加

The delay amount of a delay element 25 is adjusted such that a loop delay of a loop which returns to an input terminal 21 from an input terminal 20 of an AND circuit 24 through a NAND output terminal 23 is a delay for an "n + 1/2" period (n is integer ≥0) of an output clock signal. - 特許庁

NAND回路４は逆相クロックとピークホールド回路の出力との否定論理積演算を行い、平均値検出回路９はNAND回路の出力の平均値を検出する。例文帳に追加

A NAND circuit 4 performs NAND operation between the negative-phase clock and an output of the peak hold circuit, and a means value detection circuit 9 detects a mean value of outputs of the NAND circuit. - 特許庁

ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積に応じた信号をハイサイドトランジスタＭ１のゲートに与える。例文帳に追加

A NAND circuit 14 supplies signals corresponding to the negative AND of the first pulse signals S1 and the second pulse signal S2 to the gate of the high side transistor M1. - 特許庁

否定的論理積ゲート回路Ｇ１〜Ｇ４は、信号が現れるべきノードＱとグランドＶＳＳとの間に電流経路が接続されたｎ型ＭＯＳ電界効果トランジスタＮ２を共有する。例文帳に追加

NAND gate circuits G1-G4 share an n-type MOS field effect transistor N2 having a current path connected between a node Q where a signal appears and the ground VSS. - 特許庁

これら矩形波を所定時間に亘ってデータサンプリングしてこれらのＸＮＯＲ（排他的否定論理和）を積分し、これをサンプリングデータ数で除した値を相関値として求める。例文帳に追加

The rectangular waves are sampled as data over a predetermined time and XNOR(exclusive negative OR) of them is integrated and a value obtained by dividing the integrated value by the number of the sampling data is calculated as a correlation value. - 特許庁

エンコーダ出力間における基本クロック信号数をカウントするカウンタ１の出力ビットのうち、少なくとも１つの偽が含まれている間は、否定積回路４の出力は真となり、クロック信号とともに論理積回路５にループバックされるため、カウンタ１はインクリメントされていく。例文帳に追加

Since, while at least one false is contained in output bits of a counter 1 for counting the number of basic clock signals between outputs of an encoder, the output of a NAND circuit 4 is false and the results are looped back to an AND circuit 5, the counter 1 is incremented. - 特許庁

アドレス電極駆動部１０ａ_１ （〜１０ａ_ｎ ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。例文帳に追加

In each of the address electrode driving parts 10a_1 to 10a_n, a latch 16 latches a preceding pulse outputted from a latch 12 and inputs the latched pulse and a new pulse outputted from the latch to an EXCLUSIVE-OR circuit 18, and only when these pulses are different from each other, a driving pulse /ACL is outputted from a NOT-AND circuit 19. - 特許庁

並列出力Ｑ１〜ＱｎのあるシフトレジスタＵ１１の最後の出力Ｑｎを除く全出力Ｑ１〜Ｑｎ−１の否定論理積をＮＡＮＤゲートＵ１２でとり、その出力を最初のレジスタの入力Ｄ１に供給する。例文帳に追加

A NAND operation of all the outputs Q1 to Qn-1 but a last output Qn of a shift register U11 where there are parallel outputs Q1 to Qn is taken by a NAND gate U 12, and the output is supplied to an input D1 of the first register. - 特許庁

不揮発性記憶素子にフューズ素子を用いた半導体集積回路において、目的とするデータと、検査データとしての目的とするデータの論理否定データとを記憶し、フューズ素子の不可逆性を利用することで、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性を保証する。例文帳に追加

To ensure the reliability and authenticity of storage data owing to the irreversibility of a fuse element without much increase in the circuit scale of a storage circuit and an inspection circuit and without increase in the process time of data verification by storing target data and logical NOT data of the target data as inspection data in a semiconductor integrated circuit which uses the fuse element for a nonvolatile storage element. - 特許庁

クロック信号とイネーブル信号の否定論理積によってポンピングクロック信号を出力するＮＡＮＤゲートと、ネイティブトランジスタとトリプルウェルを有するトランジスタとを含み、第１高電圧と前記ポンピングクロック信号によってポンピング電圧を出力するポンピング部と、前記ポンピング電圧によって第２高電圧を伝送するスイッチ部とを備えて、高電圧スイッチ回路を構成する。例文帳に追加

The high voltage switch circuit is provided with a pumping section which includes a NAND gate for outputting a pumping clock signal, according to the NAND of a clock signal and an enable signal and a transistor having a native transistor and triple wells, and outputs pumping voltage according to first high voltage and the pumping clock signal; and a switching section for transmitting second high voltage by using the pumping voltage. - 特許庁