2入力加算器の英語

加算器８と遅延器１０は、９ビットのアキュムレータを構成し、加算器２の出力が入力され、残りの最下位ビット入力には３入力ＮＡＮＤゲート３０の出力が接続される。例文帳に追加

An adder 8 and a delay device 10 constitute a 9-bit accumulator, output of an adder 2 is inputted and output of 3-input NAND gate 30 is connected with the remaining least significant bit input. - 特許庁

加算器２は位相誤差信号９、プリセット周波数信号１１を入力加算して周波数制御用ステップデータ１２を出力する。例文帳に追加

An adder 2 inputs and adds a phase error signal 9 and a preset frequency signal 11, and then outputs the step data 12 for frequency control. - 特許庁

そして、加算器２の他方の入力端子に供給され、ディジタル信号１３から減算される。例文帳に追加

It is supplied to the other input terminal of the adder 2, and subtracted from the digital signal 13. - 特許庁

また、前演算結果を入力とする前記１０進４倍数生成回路１６の出力を反転したデータを前記１０進加算器のもうひとつの入力に入力し、１０進加算器１３のキャリ入力には常に１を入力することで１０進４倍数の２の補数を生成する。例文帳に追加

Further, data generated by inverting the output of the decimal 4-multiple generating circuit 16 inputting the arithmetic result are inputted to the other input of the decimal adder and 1 is always inputted to the carry input of the decimal adder 13 to generate a complement of 2 to the decimal 4-multiple. - 特許庁

入力端子１に供給される複合映像入力信号が（１−Ｋ）倍の重み付け回路２を通じて加算器３、４に供給される。例文帳に追加

A composite video input signal supplied to an input terminal 1 is fed to adders 3, 4 through a (1-K) multiple weighting circuit 2. - 特許庁

該データＤｎと、入力端子Ａから入力され、受信回路１により変換されたパラレルデータｄｎとは、デジタル加算器５によってそのままデジタル加算された後、デジタル−アナログ変換されて出力される。例文帳に追加

A digital adder 5 digitally sums data Dn being an output of the circuit 2 and parallel data dn converted by a reception circuit 1 and convert the sum into analog data. - 特許庁

ＮＣＯ（数値制御発振器）５は加算器１，２、レジスタ３、メモリ４を備え、位相比較回路６はＮＣＯ５からの正弦波データ１４、ＰＬＬ信号７を入力し、加算器２に位相誤差信号９を出力する。例文帳に追加

The NCO (numerical control oscillator) 5 is equipped with the adder 1, 2, the register 3, and the memory 4, while the phase comparing circuit 6 inputs the sinusoidal wave data 14 and a PLL signal 7 from the NCO5, and outputs the phase error signal 9 to the adder 2. - 特許庁

加算器４で無損失積分器１の出力と周波数シフト素子３の出力を加算し、加算器５で無損失積分器２の出力と周波数シフト素子３の出力を加算し、それら加算器４，５の出力を周波数シフト素子３にフィードバックすると同時に損失積分器６，７にそれぞれ入力する。例文帳に追加

The adder 4 adds an output of the lossless integrator 1 to an output of the frequency shift element 3, the adder 5 adds an output of the lossless integrator 2 to the output of the frequency shift element 3, outputs from the adders 4, 5 are fed back to the frequency shift element 3 and respectively given to the lossy integrators 6, 7. - 特許庁